CN203204606U - 一种多地址内置集成电路i2c通信系统 - Google Patents

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Abstract

本实用新型涉及一种多地址内置集成电路I2C通信系统。除其他以外，本申请主要讨论了一种多地址内置集成电路(I2C)选择电路，其被配置成接收：来自从机I2C设备的N个识别(ID)管脚的N个ID信号；以及来自I2C总线的串行数据线(SDA)的数据信号或者来自所述I2C总线的串行时钟线(SCL)的时钟信号的至少一个信号，并且使用N个ID信号和数据信号或者时钟信号中的至少一个来确定4N个可选的I2C地址中的一个地址。在示例中，多地址I2C选择电路可以使用来自从机I2C设备的单个ID管脚的单个ID信号来确定4个可选择的I2C地址。

Description

一种多地址内置集成电路I2C通信系统
技术领域
概括而言，本申请涉及串行通信，更为特别地，涉及一种多地址内置集成电路I2C通信系统。 
背景技术
内置集成电路I2C是一种多主机单端两线式通信接口，其被配置成使用包括串行数据线(SDA)和串行时钟线(SCL)的总线来从I2C主机设备向I2C从机设备串行地发送或接收信息。I2C主机设备可以包括微控制器(μC)或被配置成发布时钟和寻址从机设备的其它电子设备，并且I2C从机设备可以包括诸如模拟数字控制器(ADC)、数字模拟控制器(DAC)之类的外围设备，或者被配置成接收时钟和地址的一个或更多个其它外围设备。 
图1概括地示出了内置集成电路(I2C)系统100的示例，该系统包括I2C主机设备105、I2C从机设备110和上拉电阻111、112，上拉电阻111、112被配置成分别用于将总线的SDA和SCL上拉至电源电压(VDD)。 
图2概括地示出了示例性的内置集成电路(I2C)业务序列200，包括时钟上的开始比特115，初始化比特116，数据比特117和停止比特118以及数据线(分别为SCL、SDA)。开始比特和停止比特115、118是可以由I2C主机设备产生的独有信号，并被限定为在串行时钟线(SCL)保持高电平时，串行数据线(SDA)上的上升沿或下降沿，如业务序列200中所示。 
I2C主机设备可以在两线式总线上发送开始比特115(例如，当SCL保持高电平时，SDA上的下降沿)，开始比特115可以被I2C从机设备接收。I2C从机设备对开始比特115的接收可以重置I2C从机设备的内部总线逻辑。在发送开始比特115之后，I2C主机设备可发送包括初始化比特116(包括地址序列)， 并且可以等待来自I2C从机设备的确认，该确认具有匹配的内部地址序列。如果地址序列得到确认，则I2C主机设备可以发送或读取数据比特117，并且等待来自I2C从机的确认(ACK)。I2C主机设备可以通过产生停止比特118(例如，当SCL保持高电平时，SDA上的上升沿)来完成数据传递。在一个示例中，I2C系统上的每个设备均可以具有独有的地址(例如，I2C从机ID)，使得若干设备(例如，多个I2C从机设备等)能够使用不同地址而在同一个两线式总线上共存。 
对于某些设备来说，可以使用一个或更多个管脚来限定独有的地址。例如，使用传统的寻址技术，通过使用单个管脚可以选择出两个独有的地址，使用两个管脚可以选择出四个独有的地址等。然而，在某些示例中，单个应用中可以使用相同类型的多个I2C芯片(例如，两个或两个以上相同类型的数字模拟转换器、两个或两个以上相同类型的模拟数字转换器等)。如果现有的I2C系统需要多于两个独有地址，那么一个管脚将不足以分开地址空间。一种解决方案是增加I2C设备上的地址管脚的数目，但是增加集成电路(IC)设备上的管脚数目成本很高(例如，增加芯片尺寸、封装尺寸、测试时间等)。或者，IC可以生产有掩模可编程ID或一次可编程(OTP)ID。但是，这些解决方案会增加生产成本(包括销售、物流、测试、生产等)。其它的解决方案包括固定的内部地址设定，其可以消除专用地址管脚的需要。然而，在地址冲突的情况下，固定的内部地址设定不可以改变。 
实用新型内容
除其他以外，本申请讨论了一种多地址内置集成电路(I2C)选择电路，其被配置成使用N个识别(ID)信号来确定4N个可选的I2C地址中的一个地址。举例而言，多地址I2C选择电路可以被配置成：使用单个ID管脚来确定4个可选择的I2C地址中的一个地址，或者使用两个ID管脚来确定16个可选择的I2C地址中的一个地址等。多地址I2C选择电路可以接收来自从机I2C设备的相应数量(N个)的ID管脚的N个ID信号，以及来自I2C总线的串行数据线(SDA) 的数据信号或者来自I2C总线的串行时钟线(SCL)的时钟信号中的至少一个信号。多地址I2C选择电路可以被配置成使用N个ID信号以及数据信号或时钟信号中的至少一个信号来确定4N个可选择的I2C地址中的一个地址。 
本申请提供一种多地址内置集成电路(I2C)通信系统，包括：多地址内置集成电路(I2C)选择电路，其被配置接收：来自从机I2C设备的N个识别(ID)管脚的N个ID信号；以及来自I2C总线的串行数据线(SDA)的数据信号或者来自所述I2C总线的串行时钟线(SCL)的时钟信号中的至少一个信号；并且其中，所述多地址I2C选择电路被配置成：使用所述N个ID信号和所述数据信号或所述时钟信号中的至少一个信号来确定4N个可选的I2C地址中的一个地址。 
通过本申请的多地址内置集成电路I2C通信系统，可以避免I2C地址冲突。 
该部分旨在提供对本专利申请的主题的概括，并非旨在提供对本实用新型的排他性或穷尽性解释。包含具体实施方式是为了提供与本专利申请有关的其它信息。 
附图说明
在附图中(这些附图不一定是按照比例绘制的)，相似的数字可以描述不同的视图中的类似组件。具有不同字母后缀的相似数字可以表示类似组件的不同实例。附图通过举例说明而非限制的方式概括地示出了本文中讨论的各个实施例。 
图1概括地示出了内置集成电路(I2C)系统的示例； 
图2概括地示出了示例性的内置集成电路(I2C)业务序列； 
图3概括地示出了包括XOR门的地址选择电路的示例部分； 
图4至图7概括地示出了地址选择电路的示例性检测配置； 
图8至图9概括地示出了使用单个选择管脚的示例性四地址选择电路； 
图10至图11概括地示出了使用单个选择管脚的示例性三地址选择电路；以及 
图12至图13概括地示出了使用单个选择管脚的示例性四地址选择电路。 
具体实施方式
除其他以外，本申请的发明人已经通过以下方法来避免I2C地址冲突的系统和方法：例如，使用单个选择识别(ID)管脚(PIN)来提供多达四个可选地址的选择。在一个示例中，使用针对多达四个地址的单个选择管脚可以提供一种低成本的解决方案，无需生产过程的额外金属或OTP掩模。此外，本文所呈现的技术可以被扩展至多个选择管脚，其中，任意数目(N)的管脚可以提供4N个可选的地址。例如，单个选择管脚可以提供多达4(41)个可选的地址，两个选择管脚可提供多达16(42)个可选的地址等。 
图3概括地示出了示例性的地址选择电路300，其包括异或(XOR)门120，异或门120被配置成接收串行数据线(SDA)和单个选择识别(ID)管脚(PIN)，并且提供检测输出(OUT)。每个I2C集成电路接收以下外部可获得的信号：接地(GND)、电源电压(VDD)、串行数据线(SDA)和串行时钟线(SCL)。在一个示例中，地址冲突可以通过以下方法来避免：将信号选择性地耦合到PIN，然后例如在初始化阶段期间检测哪个信号被连接到PIN。虽然在该示例中，地址选择电路300包括XOR门120，但是在其它示例中，地址选择电路300可包括一个或更多个其他逻辑门或被配置成检测哪个信号连接到PIN的其它电路。 
从概念上讲，地址选择电路300提供了使用单个选择管脚的简单的4个I2C地址选择的实现方式(或使用N个选择管脚，实现4N个地址选择)，并且提供无外部组件、功率消耗可忽略、无温度依赖的小芯片实现区域。此外，地址选择电路300通过使用单个选择管脚(PIN)来提供去往4个I2C从机地址的接入，如图4-9所示，其不依赖于VDD的幅度。此处所包含关于单个选择管脚的概念可以应用于具有N个选择管脚的应用，从而提供去往4N个从机地址的接入。 
图4至图7分别概括地示出了示例性的地址选择电路(例如，图3的示例中示出的地址选择电路300)的检测配置400、500、600、700，包括串行时钟 线(SCL)125、串行数据线(SDA)126、单个选择管脚(PIN)127和检测管脚(OUT)128上的信号之间的关系。在一个示例中，检测过程可以在上电复位(POR)之后由I2C主机设备产生的第一开始比特期间开始和终止，并且结果可以被锁定或储存在一个或更多个触发器中，直到掉电。 
图4概括地示出了检测配置400，在单个选择管脚(PIN)127接地(GND)时的开始比特期间，检测配置400在地址选择电路的检测管脚(OUT)128处提供单个下降沿。 
图5概括地示出了检测配置500，在PIN127接收电源电压(VDD)时的开始比特期间，检测配置500在地址选择电路的OUT128处提供单个上升沿。 
图6概括地示出了检测配置600，在PIN127接收串行数据线(SDA)时的开始比特期间，检测配置600在地址选择电路的OUT128处不提供沿(例如，在该示例中，为低电平信号)。 
图7概括地示出了检测配置700，在PIN127接收SCL时的开始比特期间，检测配置700在地址选择电路的OUT128处提供两个沿(例如在该示例中，为上升沿和下降沿)。 
虽然图4-7的示例是相对于图3中示出的逻辑示出的，但是其它逻辑也可以用于提供OUT处的不同输出，而不偏离本申请公开的主题。此外，虽然图4-7概括地示出了图3中示出的逻辑接收PIN和SDA的示例，但是本申请公开的主题可以被扩展到图3示出的逻辑或其它逻辑可接收PIN和SCL(而不是PIN和SDA)的示例。 
图8概括地示出了示例性的四地址选择电路800，其包括异或(XOR)门120和第一触发器以及第二触发器130、135(例如，D触发器等)，XOR门120可以被配置成接收串行数据线(SDA)和单个选择管脚(PIN)，并且提供检测输出(OUT)，检测输出(OUT)可以在第一和第二触发器130、135处被接收。在一个示例中，分别地，第一触发器130可以包括下降沿触发器(例如，在下降沿被触发)，并且第二触发器135可以包括上升沿触发器(例如，在上升沿被触发)，并且每个触发器可以被配置成在数据输入(D1、D2)处接收电源电压 (VDD)、在时钟输入(CLK1、CLK2)处接收OUT，并且在复位输入(R1、R2)处接收上电复位(POR)，并且在数据输出(Q1、Q2)处提供输出(分别为ID[1]和ID[0])。 
在一个示例中，第一触发器以及第二触发器130、135的输出(ID[1]、ID[0])的初始值可以被设定为“00”(例如，ID[1:0]＝＝00)。在一个示例中，参照OUT上的上升沿和下降沿，第一触发器以及第二触发器130、135的输出可以如下表1中所示来进行操作。 
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但是，在图8的地址选择电路800中，OUT上的任何干扰(glitch)均会改变第一触发器以及第二触发器130、135的输出。因此，如下述及图9中所示，可以将一个或更多个设备或电路添加到地址选择电路800中，以解决OUT上的干扰的影响。 
图9概括地示出了示例性的四地址选择电路900，其包括第一异或(XOR)门120、第一触发器以及第二触发器130、135(例如，D触发器等)、延迟块140、第三触发器145(例如，D触发器等)、第一和第二XNOR门150、155和多路复用器(MUX)160。地址选择电路900可以被配置成解决OUT上的干扰的影响，例如，通过使用第三触发器145以及第二XNOR门和第三XNOR门150、155。分别地，第一触发器130可以包括下降沿触发器(例如，在下降沿被触发)，第二触发器135可以包括上升沿触发器(例如，在上升沿被触发)，并且第三触发器145可以包括下降沿触发器(例如，在下降沿被触发)。 
在一个示例中，第三触发器145可以被配置成在数据输入(D3)处接收电 源电压(VDD)、在时钟输入(CLK3)处经由延迟块140接收串行时钟线(SCL)以及在复位输入(R3)处接收上电复位(POR)，并且在数据输出(Q3)处提供第三触发器145的输出。在一个示例中，为防止可能的竞争状态，延迟块140可以被选择来提供为门延迟的量级的3至5倍的延迟。在其它的示例中，可以选择一个或更多个其它的延迟周期。举例而言，在SCL被连接到单个选择管脚(PIN)上时，该延迟是关键，而在一些示例中，则仅当SCL被连接到PIN时，才是关键的。 
在一个示例中，第一XNOR门150可以被配置成接收第三触发器145的输出，接收第一触发器130的输出，并且向第一触发器130的数据输入(D1)提供输出，并且第二XNOR门155可以被配置成接收第三触发器145的输出，接收第二触发器135的输出，并且向第二触发器135的数据输入(D2)提供输出，从而有效地锁定第一触发器以及第二触发器130、135的输出。 
举例而言，示例性的事件序列可以包括： 
(1)(例如，在POR之后)Q1＝0、Q2＝0、Q3＝0。 
(2)D1＝1、D2＝1、D3＝1(例如，D3＝VDD)。 
(3)在串行数据线(SDA)的第一下降沿之后，在检测输出(OUT)上建立上升沿、下降沿或不建立沿。 
(4)当在OUT上发生了第一下降沿之后，Q1由0变化为1，并且D1由1变化为0。此处，Q2、D2、Q3、D3不受影响。 
(5)SCL的下降沿结束检测过程。Q3由0变化为1，这将Q1锁定为1而将Q2锁定为0。在该示例中，第一、第二、第三触发器130、135、145被锁定，直到下一POR事件。 
(6)第一和第二触发器130、135的输出(ID[1]、ID[0])的值对MUX160进行控制，MUX160可以选择适当的I2C从机ID。 
在其它的示例中，类似的过程可用于描述其它情况(例如OUT上的上升沿、无沿、或上升沿与下降沿等)。 
图10概括地示出了示例性的三地址选择电路1000，其包括第一比较器和 第二比较器165、166以及多路复用器(MUX)160。第一和第二比较器165、166可以被配置成从自单个选择管脚(PIN)接收电压，并且将在PIN处所接收的电压与各自的高低参考电压(分别为REF_high、REF_low)进行比较。在该示例中，PIN可以接收三个输入：电源电压(VDD)(高)、接地(GND)(低)、或悬空(FLOAT)。PIN可以通过电阻器161、162而连接在电源电压(VDD)和接地(GND)之间，使得当向PIN的输入为悬空值时，可以使用电阻器161、162来设定PIN处的电压，而不悬空到高值或低值(例如，高于高参考电压或低于低参考电压的值)。第一和第二比较器165、166的输出可以被提供给MUX160，并且MUX160可以被配置成使用第一和第二比较器165、166的输出来选择适当的I2C从机ID。 
图11概括地示出了示例性的三地址选择电路1100，其包括第一和第二比较器165、166，第一和第二反向器170、171，第一、第二、第三AND门175、176、177和多路复用器(MUX)160。在其它的示例中，可以将其它逻辑门用于调整第一比较器和第二比较器165、166的输出，以供MUX160接收。 
虽然，与图3-9的地址选择电路相比而言，图10-11的地址选择电路略微复杂，但是它们仍然提供使用无外部组成部分的小芯片实现区域和单个选择管脚的多个I2C地址选择(此处，为使用单个选择管脚PIN的三个I2C从机地址)的实现。但是，对比图3至图9的地址选择电路，三地址选择电路1000、1100包括消耗功率的第一比较器和第二比较器165、166(例如，模拟比较器)，并且和高低参考电压一起依赖于温度，并且第一比较器和第二比较器165、166的输出会依赖于VDD的值。 
图12概括地示出了示例性的四地址选择电路1200，其包括第一、第二、第三比较器185、186、187以及多路复用器(MUX)160。第一、第二、第三比较器185、186、187可以被配置成从单个选择管脚(PIN)接收电压，并且将在PIN处所接收的电压与各自的高中低参考电压(分别为REF_high、REF_middle、REF_low)进行比较。在该示例中，PIN可接收四个输入：电源电压(VDD)(高)、高输入电压(V2)、低输入电压(V1)和接地(GND)(低)。 高输入电压(V2)和低输入电压(V1)可以通过第一、第二、第三电阻器180、181、182而被片外设定在VDD和GND之间。第一、第二、第三比较器185、186、187的输出可以被提供给MUX160，并且MUX160可以被配置成使用第一、第二、第三比较器185、186、187的输出来选择适当的I2C从机ID。虽然，与三地址选择电路1000、1100相比而言，四地址选择电路1200略微复杂，并且在一些示例中，需要外部组件(例如第一、第二、第三电阻器180、181、182)，但是它确实提供四个(而非三个)I2C从机地址。 
图13概括地示出了示例性的四地址选择电路1300，其包括有限状态机(FSM)190、振荡器191以及多路复用器(MUX)160。FSM190可以被配置成从单个选择管脚(PIN)串行，串行数据线(SDA)和串行时钟线(SCL)接收输入。FSM190可以向MUX160提供一个或多个输出，并且MUX160可以被配置成使用MUX160的输出来选择适当的I2C从机ID。在其它的示例中，四地址选择电路1300可以包括微控制器(μC)或其它控制器，而不是FSM190。 
虽然，四地址选择电路1300不依赖于温度或电源电压(VDD)的幅度，也不需要任何外部组件，但是由于振荡器191的缘故，功率消耗相对适中。此外，当检测到适当的I2C从机ID之后，可以关掉振荡器191，从而降低操作期间的功率消耗。 
附注和示例 
上文的详细描述包括对附图的参考，附图形成了详细描述的一部分。附图通过示例的方式示出了其中可以实践本实用新型的具体实施例。这些实施例也可以被称为“示例”。这些示例可以包括除了那些示出或描述之外的元素。然而，本发明人还考虑了其中仅提供了所示出并且描述的那些元素。此外，关于特定的示例(或其一个或多个方面)或者关于其他示例(或其一个或多个方面)，本发明人还考虑了使用所示出或描述的那些元素(其一个或多个方面)的任意组合或排列的示例。 
本文所涉及的所有出版物、专利及专利文件全部作为本文的参考内容，尽管它们是分别加以参考的。如果本文与参考文件之间存在用途差异，则将参考 文件的用途视作本文的用途的补充；若两者之间存在不可调和的差异，则以本文的用途为准。 
在本文中，与专利文件通常使用的一样，术语“一”或“某一”表示包括一个或多个，但其他情况或在使用“至少一个”或“一个或多个”时应除外。在本文中，除非另外指明，否则使用术语“或”指无排他性的或者，使得“A或B”包括：“A但不是B”、“B但不是A”以及“A和B”。在所附权利要求中，术语“包含”和“在其中”等同于各个术语“包括”和“其中”的通俗英语。同样，在本文中，术语“包含”和“包括”是开放性的，即，系统、设备、物品或步骤包括除了权利要求中这种术语之后所列出的那些部件以外的部件的，依然视为落在该条权利要求的范围之内。而且，在下面的权利要求中，术语“第一”、“第二”和“第三”等仅仅用作标签，并非对对象有数量要求。 
本文所述的方法示例至少部分可以是机器或计算机执行的。一些示例可包括计算机可读介质或机器可读介质，其被编码有可操作为将电子装置配置为执行如上述示例中所述的方法的指令。这些方法的实现可包括代码，例如微代码，汇编语言代码，高级语言代码等。该代码可包括用于执行各种方法的计算机可读指令。所述代码可构成计算机程序产品的部分。此外，所述代码可例如在执行期间或其它时间被有形地存储在一个或多个易失或非易失性有形计算机可读介质上。这些有形计算机可读介质的示例包括但不限于，硬盘、移动磁盘、移动光盘(例如，压缩光盘和数字视频光盘)，磁带，存储卡或棒，随机存取存储器(RAM)，只读存储器(ROM)等。 
上述说明的作用在于解说而非限制。例如，上述示例(或示例的一个或多个方面)可结合使用。可以在理解上述说明书的基础上，利用现有技术的某种常规技术来执行其他实施例。提供摘要，允许读者快速确定本技术公开的性质。提交本摘要时要理解的是该摘要不用于解释或限制权利要求的范围或意义。同样，在上面的具体实施方式中，各种特征可归类成将本公开合理化。这不应理解成未要求的公开特征对任何权利要求必不可少。相反，本实用新型的主题可在于的特征少于特定公开的实施例的所有特征。因此，下面的权利要求据此并 入具体实施方式中，每个权利要求均作为一个单独的实施例，并且可设想到这些实施例可以在各种组合或排列中彼此结合。应参看所附的权利要求，以及这些权利要求所享有的等同物的所有范围，来确定本实用新型的范围。 

Claims (7)

1.一种多地址内置集成电路I2C通信系统，包括： 
多地址内置集成电路I2C选择电路，其被配置成接收： 
来自从机I2C设备的N个识别ID管脚的N个ID信号；以及 
来自I2C总线的串行数据线SDA的数据信号或者来自所述I2C总线的串行时钟线SCL的时钟信号中的至少一个信号；以及 
其中，所述多地址I2C选择电路被配置成：使用所述N个ID信号和所述数据信号或所述时钟信号中的至少一个信号来确定4N个可选的I2C地址中的一个地址。 
2.根据权利要求1所述的系统，其中，所述多地址I2C选择电路被配置成：使用所述N个ID信号和所述数据信号来确定4N个可选的I2C地址中的一个地址。 
3.根据权利要求1或2所述的系统，其包括所述从机I2C设备， 
其中，所述从机I2C设备包括： 
串行数据线SDA管脚，其被配置成从所述I2C总线接收数据信号； 
串行时钟线SCL管脚，其被配置成从所述I2C总线接收时钟信号； 
电源电压VDD管脚，其被配置成接收VDD； 
接地GND管脚，其被配置成接收GND；以及 
N个识别ID管脚，其被配置成接收N个可选的ID信号，以及 
其中，所述从机I2C设备包括所述多地址I2C选择电路。 
4.根据权利要求3所述的系统，其中，所述从机I2C设备包括单个ID管脚，所述单个ID管脚被配置成接收单个可选的ID信号，并且 
其中，所述多地址I2C选择电路被配置成：使用所述单个ID信号和所述数据信号或所述时钟信号中的至少一个信号来确定4个可选的I2C地址中的一个地址。 
5.根据权利要求4所述的系统，其中，所述多地址I2C选择电路被配置成： 如果所述从机I2C的所述单个ID管脚接收到VDD，则确定第一地址， 
其中，所述多地址I2C选择电路被配置成：如果所述从机I2C的所述单个ID管脚接收到GND，则确定第二地址， 
其中，所述多地址I2C选择电路被配置成：如果所述从机I2C的所述单个ID管脚接收到所述数据信号，则确定第三地址，以及 
其中，所述多地址I2C选择电路被配置成：如果所述从机I2C的所述单个ID管脚接收到所述时钟信号，则确定第一地址。 
6.根据权利要求4所述的系统，其中，所述多地址I2C选择电路包括： 
逻辑门，其被配置成接收所述单个ID信号和所述数据信号，并且提供检测输出OUT；以及 
触发器，其被配置成保持所述检测输出的状态。 
7.根据权利要求6所述的系统，其中，所述逻辑门包括异或XOR门，其中，所述触发器包括： 
上升沿触发器，其被配置成检测并且保持所述检测输出上的上升沿；以及 
下降沿触发器，其被配置成检测并且保持所述检测输出上的下降沿，以及 
其中，所述多地址I2C选择电路被配置成使用所述上升沿触发器和所述下降沿触发器的输出来确定所述可选择的I2C地址。 
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