JP2008539499A

JP2008539499A - ダイナミックｉ２ｃスレーブデバイスアドレスデコーダ

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Publication number: JP2008539499A
Application number: JP2008508410A
Authority: JP
Inventors: デシュパンデアムリタ; アンダーソンアルマ; イラザバルジャン−マルク
Original assignee: Koninklijke Philips NV; Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2005-04-29
Filing date: 2006-05-01
Publication date: 2008-11-13
Also published as: WO2006117753A1; EP1877916B1; CN101213535A; DE602006012302D1; ATE458224T1; US20080147941A1; EP1877916A1; US7788431B2; CN101213535B

Abstract

一実施例では、本発明の通信システムは、通信プロトコルを実施するためにシリアルデータライン(110)およびクロックライン(120)を有するＩ２Ｃシリアルデータ転送バスを使用する。通信システムは、アドレスピンを有するスレーブデバイス(400)を含み、各アドレスピンは、シリアルデータライン、クロックライン、パワーライン、あるいはグラウンドに結合されている。通信回路は、データ転送バスの上の通信プロトコルに従ってマスタデバイスと通信する。デコーディング回路は、アドレスピンの第１状態を検出(410)し、この第１状態の検出に続いてアドレスピンの第２状態を検出(420)し、この検出においてアドレスピンの１つ以上のロジック値が第１状態と第２状態との間で相違し、アドレスピンの第１状態と第２状態との間の関数関係に基づいてスレーブデバイスアドレスをデコード(430)する。

Description

本発明は、一般に、通信装置およびその方法に関するものであり、特には、スレーブデバイスアドレスをダイナミックに変更しデコードするための方法および装置に関するものである。

フィリップス社が開発したＩ２Ｃ（Inter-Integrated Circuit）バスによって、集積回路は（電源およびグラウンドに加えて）簡単な双方向２線バスを介して、互いに直接通信することができる。デバイスはバス上の２ライン、すなわち、データ通信のためのシリアルデータライン（SDA）と、デバイス間のデータ通信の制御および同期のためのシリアルクロックライン（SCL）との各々に接続する。各デバイスは他の各デバイスと並列に結合され、各バスライン（SDAおよびSCL）はバス上の全ラインのワイヤード・アンドとして機能する。各デバイスの出力はオープンコレクタ／オープンドレイン・デバイスとして構成され、バスが休止状態にある間、１つ以上のプルアップ抵抗がバス上に「ソフト」ロジックハイ値を維持する。デバイスがバスにアクセス要求をするとき、デバイスは、導電状態でグラウンド電位になるオープンコレクタ／オープンドレイン・デバイスによって、バスをロジックロー値に引く。

Ｉ２Ｃバスに接続している各デバイスは、アドレスによって識別可能であり、送信機あるいは受信機として、または両方として動作することができる。データ転送は、マスタ−スレーブ通信プロトコルを使用して実行される。マスタはデータ転送を開始するデバイスであり、転送を可能にするためのクロック信号を生成し、アドレス指定される任意のデバイスはこの転送のスレーブとみなされる。データ転送はマスタによって開始され、データをスレーブに送信する（本明細書ではライトと表現される）、または、データをスレーブから要求する（本明細書ではリードと表現される）ことができる。例えば、表示スクリーンのような出力装置は、一般的にデータ転送を開始することができないので、スレーブデバイスとしてのみ動作するように構成される。一方、マイクロプロセッサは、一般的に、状況に応じてマスタあるいはスレーブとして動作するように構成される。

休止状態では、SDAおよびSCLバスラインは、ロジックハイの状態（本明細書では、ハイまたは論理状態１と表現される）にある。SCLラインがハイの間に、マスタはロジックローの状態（本明細書では、ローまたは論理状態０と表現される）への遷移をSDAラインにアサートすることによってデータ転送を開始し、これはスタートコンディションと呼ばれる。その後、マスタは、データ転送を同期制御するために、SCLラインの状態を交互に切り替え、SCLクロックがローのときに、データ値の変化がSDAラインに生じ、SCLクロックがハイのときは、SDAラインの状態が有効であるとみなされるだけである。

複数のスタートコンディションをアサートし、同じ転送セッション内で一連のデータ転送を実行することができる。通常、各データ転送は、データ転送のアドレス指定された受信側からの肯定応答を必要とする。データ転送を終了するには、SCLクロックがハイの間に、ホストはSDAラインにローからハイへの遷移をアサートする。これは、ストップコンディションと呼ばれる。その後、任意のデバイスが、上述したように、ハイからローへの遷移をSDAラインにアサートすることによって、マスタとしてバスを制御することができる。本明細書では、説明を簡略化するために、特定の論理状態を有効にするあるいは有効にするよう試みることをアサートという用語で表していることに注意されたい。ロジックハイ状態への遷移は、一般的に、アサートするデバイスによる強制プルダウン状態からのバスの解放によって与えられる。他のデバイスがプルダウン状態を強制していない限り、このロジックハイ状態のアサーションは、上述したプルアップ抵抗によりバスをロジックハイの状態にすることができる。

Ｉ２Ｃデータ転送の一般的なフォーマットは、Ｉ２Ｃバスを形成するSDAラインおよびSCLライン上の信号を含む。SCLラインがハイの間、スタートコンディション（S）はSDAライン上の信号のハイからローへの遷移に対応する。スタートコンディションの後、ホストはアドレス（公称７ビット）に続いてリード／ライトビットを送信する。アドレスおよびデータ転送方向（Ｒ／Ｗ）を送信した後に、ホストはSDAラインを解放するので、SDAラインはロジックハイレベルまで上昇することができる。スレーブデバイスは自分のアドレスを認識すると、バスをローに引くことによって肯定応答信号（ACK）を送信する。したがって、ホストがSDAラインを解放するときにロー信号がないことは否定応答（NAK）を示す。SDAのローによってアドレスが肯定される場合、送信装置はデータを送信する。データ転送の方向がホストに対して「リード」の場合、スレーブデバイスが送信装置となり、データ転送の方向がホストに対して「ライト」の場合、マスタデバイスが送信装置となる。送信装置がSDAラインの制御を解放し、受信装置がSDAラインにロジックロー値をアサートすることによってデータ受信を肯定する。データ受信が肯定される場合、送信装置は追加データを送信する。全データが伝達されるまで、または、送信されたデータ項目が否定されるまで、このプロセスが続く。その後、マスタはスタート信号を再びアサートして上述したプロセスを繰り返す、あるいは、ストップ信号（P）をアサートしてこのデータ転送セッションを終了することができる。

上記のインタフェースプロトコルを、さまざまな方法で実現することができる。Ｉ２Ｃインタフェースをプログラムまたは設計するための開発時間を最短にするために、種々の汎用インタフェース方式が発表されてきた。（「Design Of A Behavioral (Register Transfer Level, RTL) Model Of The Inter-Integrated Circuit Or Ｉ２Ｃ-Bus Master-Slave Interface」, Master's Thesis of Amrita Deshpande, University of New Mexico, 1999）は、Ｉ２Ｃデバイスに具現化するように意図されたＩ２Ｃマスタインタフェースおよびスレーブインタフェースを開示しており、参考のためにここに含まれる。検証済のＩ２Ｃインタフェースを提供することによって、システム設計者はＩ２Ｃの仕様およびプロトコルの詳細に対処する必要がなくなる。この論文のマスタおよびスレーブインタフェースは、ともにステートマシンベースである。ステートマシンベースのシステムおよび方法は米国特許第6,799,233号明細書に更に記載され、参考のためにここに含まれる。

本発明のさまざまな態様は、上述した問題を解決するように、スレーブデバイスアドレスをダイナミックに変更しデコードするための方法および装置を対象にしている。

一実施例では、本発明は、通信プロトコルを実施するためにシリアルデータラインおよびクロックラインを有するＩ２Ｃシリアルデータ転送バスを使用する通信システムを対象にしている。通信システムは、アドレスピン有するスレーブデバイスを含み、各アドレスピンは、シリアルデータライン、クロックライン、パワーライン、あるいはグラウンドに結合されている。スレーブデバイス内の通信回路は、データ転送バスを介して通信プロトコルに従ってマスタデバイスと通信するように構成される。スレーブデバイス内のデコーディング回路は、クロックラインがロジックハイのとき、シリアルデータライン上のロジックハイからロジックローへの遷移に応答して、スレーブデバイスのアドレスピンの第１状態を検出し、クロックラインがロジックハイからロジックローに遷移するとき、スレーブデバイスのアドレスピンの第２状態を検出し、この検出においてアドレスピンの１つ以上のロジック値が第１状態と第２状態との間で相違し、アドレスピンの第１状態と第２状態との間の関数関係に基づいてスレーブデバイスアドレスをデコードするように構成される。

他の一実施例では、本発明の方法は、シリアルデータ転送バス上のスタートコンディションに応答して、スレーブデバイスのアドレスピンの第１状態を検出し、第１状態の検出に続き、スレーブデバイスのアドレスピンの第２状態を検出し、この検出においてアドレスピンの１つ以上のロジック値が第１状態と第２状態との間で相違し、アドレスピンの第１状態と第２状態との間の関数関係に基づいてスレーブデバイスアドレスをデコードする。

上述した本発明の要旨は、本発明の各実施例または全実施例を記載することを目的としない。添付図面と合わせて以下の詳細な説明および特許請求の範囲を参照することによって、本発明をより完全に理解するとともに、本発明の効果および達成するものを明らかにする。

本発明は、添付図面と関連した本発明の各種実施例の以下の詳細な説明を考慮すると、より完全に理解することができる。

本発明は種々の変更例および代替例が可能であるが、特定の実施例を一例として図面に示し、以下に詳細に説明する。しかし、本発明は、記載されている特定の実施例に限定されるものではない。それどころか、本発明は、添付の請求の範囲で特定される本発明の範囲に入る全ての変更物、等価物および代替物をカバーするものである。

本発明は、一般的に、スレーブデバイスアドレスをダイナミックに変更およびデコードするための方法および装置に適用できる。本発明は、特に、Ｉ２Ｃ（Inter Integrated Circuit）シリアルデータ通信バスに有利であるとわかったが、システムマネジメントバス（ＳＭＢｕｓ）アーキテクチャおよび／またはプロトコルのような、他のバスおよび通信プロトコルにもまた有利であることがわった。本発明は、限定ではなく例示のために、スレーブデバイスに対する通信を制御するマスタデバイスを有するＩ２Ｃバスに関して説明される。

マスタは、Ｉ２Ｃバス・アーキテクチャ上でＩ２Ｃスレーブとの通信を制御する。Ｉ２Ｃスレーブは、携帯電話、ＰＤＡおよびスマートフォンからＬＣＤＴＶ、医療機器、ゲーム機にわたる分野の多数のアプリケーションおよび他のアプリケーションに見られる。一実施例では、本発明の通信システムは、通信プロトコルを実施するためにシリアルデータラインおよびクロックラインを有するシリアルデータ転送バスを使用するものであり、スレーブデバイスに、ダイナミックスレーブアドレスデコーダを組み込む。例えば、本発明のデバイスは、外部プログラム可能なアドレスピンを有するＩ２Ｃスレーブデバイスに実装することができる。本発明のスレーブアドレスデコーダの実装は、Ｉ２Ｃトランザクション中にダイナミックに変更されるスレーブアドレスのためであり、スレーブアドレスは正しくデコードされ、その部分をリセットしたり、パワーダウンする必要はない。

本発明のダイナミックスレーブデバイスアドレスデコーディングの実施は、内部遅延セルを用いるので、外部クロックを必要としない。遅延セルは、個別のクロックを用いずにアドレスデコーディングのためのタイミングを提供する。スレーブアドレスは、Ｉ２Ｃ通信シーケンスの毎スタートコンディションの終わりに検出される。この特徴のため、スレーブアドレスはスタートコンディションの前にいつでも変更することができ、デコーダが正しいアドレスをデコードする。

本発明の一実施例では、スレーブは、VDD（パワー）、GND（グラウンド）、SCLおよびSDAのいずれかに接続されうる、外部プログラム可能なアドレスピンを有する。アドレスピンは４つの接続が可能であるので、アドレスピンは４つの値を有することができる。本発明は、Ｉ２Ｃバス上のスタートコンディションの間にアドレスピンの接続の検出を提供する。

シリアルバス上のスレーブデバイスアドレスのダイナミックな変更およびデコーディングを用いるＩ２Ｃ（Inter-integrated circuit）スレーブデバイスは、汎用入出力（ＧＰＩＯ）デバイスまたは他のスレーブデバイスとして構成することができる。通信システムは、Ｉ２Ｃ、ＳＭＢｕｓおよび／または他のシリアル通信仕様に従うことができる。

図１は、本発明の実施例に係る、スレーブデバイスアドレスのダイナミックな変更およびデコーディングを実施するデータ通信システム100のブロック図である。SDAライン110およびSCLライン120はＩ２Ｃデータバス125として構成されている。マスタデバイス130およびスレーブデバイス140は、Ｉ２Ｃデータバス125に接続されている。マスタデバイス130は、SCLライン120およびSDAライン110にそれぞれ電気的に接続されたクロック接続134およびデータ接続132を用いて、Ｉ２Ｃデータバス125に電気的に接続されている。

スレーブデバイス140は、SCLライン120およびSDAライン110にそれぞれ電気的に接続されたクロック接続144およびデータ接続142を用いて、Ｉ２Ｃデータバス125に電気的に接続されている。スレーブデバイスアドレスをダイナミックに変更する一実施例では、マスタデバイス130は、152において、現在のデバイスアドレスを使用してスレーブデバイス140をアドレス指定し、153において、スレーブデバイス140とのトランザクションを実行し、154において、スレーブ140のアドレスを変更する。次に、156において、マスタ130は、スレーブの新たなアドレス情報を、後に使うためにメモリに格納する。スレーブデバイス140は、162において、スタートコンディションを検出し、その後、164において、そのアドレスをデコードする。

図２は、本発明の実施例に係る、スレーブデバイスアドレスのダイナミックな変更およびデコーディングを実施するデータ通信システムのためのタイミング図200の一例である。図２に示すタイミング図200はＩ２Ｃ通信プロトコルに従う。本発明のダイナミックスレーブアドレスデコーダはＩ２Ｃクロックライン210（SCL）入力およびＩ２Ｃデータライン220（SDA）入力を使用する。スタートコンディション（Ｉ２Ｃプロトコルで定義される）は、Ｉ２Ｃバス（SCLおよびSDA信号からなる）上で生成され、スタートライン250に示される。スタートコンディションの間、SCLライン210はハイであり、その間にSDAライン220がハイからローに遷移する。スレーブデバイスのアドレスピンがこれらの２本のラインのいずれかに接続されている場合、アドレスピンはそれらのバスラインに従う。例えば、アドレスピンがSCLライン210に接続されている場合、アドレスピンは、SCLライン210がハイからローに遷移するとき、ハイからローに遷移する。同様に、アドレスピンがSDAライン220に接続されている場合、アドレスピンは、SDAライン220がハイからローに遷移するとき、ハイからローに遷移する。

スレーブアドレスデコーダ回路はアドレスピンにこの遷移が起こる場合にこの遷移を検出し、後の参照のためにその情報をレジスタに格納する。SCL信号とSDA信号を同期させてライン上の遷移の前後の値を格納するために使用する高周波数の外部クロックは存在しない。外部クロックなしでこれらの遷移を検出するために、遅延セルを用いてアドレスピンの遅延信号を生成する。例えば、３つの遅延セルを用いて、遅延SCL230、遅延SDA240および遅延スタート260を供給する。

SDAライン220上の最初のハイからローへの遷移（タイミング図の「Ｂ」で表される）を用いて、アドレスピンの遅延信号の値をラッチする。これは、SDAが遷移する前のアドレスピンの値をセットする。この値がローの場合、アドレスピンがGNDに接続されていると結論づける。

また、SCLライン210上の最初のハイからローへの遷移（タイミング図の「Ａ」で表される）を用いて、アドレスピンの遅延信号の値をラッチする。これは、SCLが遷移する前のアドレスピンの値をセットする。その値がローの場合、アドレスピンがGNDまたはSDAのいずれかに接続されていると結論づける。

アドレスピンがSDAラインとともに変化するか否か検出するために、遅延スタートライン260の立上りエッジ（タイミング図の「Ｃ」で表される）を用いて、SDAラインの立下りエッジの遷移後のアドレスピンの値をラッチする。図３を参照して後述するように、これは、アドレスピンおよびSDAラインの排他的論理和によって実行される。遅延スタートライン260の立下りエッジ（タイミング図の「Ｄ」で表される）を用いて、以下のように、SCLおよびSDAへのアドレスピンの接続の検出をラッチする。

アドレスピンの値がＢにおいてローのとき、アドレスピンはGNDに接続されている。アドレスピンがＢにおいてハイを、Ｃにおいてローを維持したことが分かると、アドレスピンはSDAに接続されている。アドレスピンがＣにおいてハイを、Ｄにおいてローを維持する場合、アドレスピンはSCLに接続されている。アドレスピンがＡおよびＤにおいてハイを維持する場合、アドレスピンはVDDに接続されている。

４つの信号SCL、SDA、VDD、GNDの組合せと、使用するアドレスピンの数（x）とに従い、最大４倍の（ｘ４の）アドレスを検出することができる。このように、遅延セルを用いて、外部発振器を用いずに、スレーブアドレスは、毎スタートコンディションの間にデコードされ、参照のために格納される。

図３は、本発明の実施例に係る、スレーブデバイスアドレスのダイナミックな変更およびデコーディングを実施するシステム300のブロック図である。システム300は、Ｄフリップフロップ回路301-307および一般のロジックゲートを使用して実現される例である。遅延セル310-313は、例えば、ＲＣ遅延回路を使用して実現することができる。上述した通り、スタートロジック320を用いて、ダイナミックにデバイスのアドレスをデコードする。フィルタ331、332、333および334は、従来技術において既知のトランジスタレベルのグリッチフィルタとして実現することができる。ロジックブロックへの全ての関連した入力および出力は、固有の名前によって識別される。例えば、SCLラインは、スタートロジック320への入力と、SCLフィルタ331への入力と、Ｄフリップフロップ回路303へのクロック入力として示される。

図４は、本発明の実施例に係る、スレーブデバイスアドレスをダイナミックに変更およびデコードするための方法400のフローチャートである。方法400は、アドレスピンの第１状態を検出するステップ410と、アドレスピンの第２状態を検出するステップ420と、アドレスピンの第１および第２の状態に基づいてアドレスをデコードするステップ430とを含む。

図５は、本発明の他の実施例に係る、スレーブデバイスアドレスをダイナミックに変更およびデコードするための方法500のフローチャートである。一例として、スレーブデバイスは、Ｉ２Ｃバスに接続することができる。スレーブデバイスは、スレーブの各アドレスピンをパワー、グラウンド、SDAまたはSCLのうちの１つに結合するように構成された回路を含むことができる。回路は変更可能あるいはプログラム可能とすることができるので、マスタデバイスはスレーブデバイスのアドレスを変更することができる。

方法500は、アドレスピンの第１状態を検出するステップ510と、アドレスピンの第２状態を検出するステップ520と、アドレスピンの第１および第２の状態に基づいてアドレスをデコードするステップ530とを含む。540において、スレーブデバイスのアドレスを変更することができ、そうすると、スレーブは次のスタートコマンドで異なるアドレスを認識する。これは、例えば、論理アドレスがサポートできるより多くの物理デバイスをＩ２Ｃバスにサポートするのに有効となりうる。

ハードウェア、ファームウェア、ソフトウェアまたはそれらの組合せを用いて、本明細書に記載したスレーブデバイスアドレスをダイナミックに変更およびデコードするための種々の実施例を実行することができる。本発明と関連して用いられるマスタデバイスの機能は、上記の如きＩ２Ｃマスタデバイスにもたせることもでできるが、スタンドアロンコンピュータあるいはシリアルデータ通信システム100に接続されるネットワーク型コンピュータにもたせることもできる。図１に示すシリアルデータ通信システム100は、本発明の動作を実行するために、この種の通信システム、コンピュータまたは他のコンピュータ実装デバイスと関連して用いることができる構成の一例である。

図１に示すマスタデバイス130の例は、本発明に係る、Ｉ２Ｃバス上のＩ２Ｃ通信を制御するのに適しており、一般的に、ランダムアクセスメモリ（ＲＡＭ）および／または数種類のリードオンリーメモリ（ＲＯＭ）に結合された中央制御装置（ＣＰＵ）を含む。また、ＲＯＭは、プログラマブルＲＯＭ（ＰＲＯＭ）、消去可能ＰＲＯＭ（ＥＰＲＯＭ）などのような、プログラムを格納する他のタイプの記憶媒体でもよい。プロセッサは、入出力（Ｉ／Ｏ）回路および／または他のバスを介して、他の内部及び外部構成要素と通信して、制御信号、通信信号などを供給することができる。

マスタデバイス130は、情報の読み込みおよび／または格納ができるハードディスクドライブ、フレキシブルディスクドライブ、ＣＤ−ＲＯＭドライブ、ＤＶＤなどの他のハードウェアを含む１つ以上のデータ記憶装置を含むことができる。一実施例においては、スレーブデバイスアドレスをダイナミックに変更およびデコードするためのソフトウェアは、ＣＤ−ＲＯＭ、ディスケットまたは携帯可能に情報を格納できる他の形態の媒体に格納し、流通させることができる。これらの記憶媒体は、ＣＤ−ＲＯＭドライブ、ディスクドライブなどに挿入し、読み出すことができる。ソフトウェアは、例えばインターネットのようなネットワークを介して電子的にダウンロードされるデータ信号によって、コンピュータ装置に送信することができる。さらに、代案として、前述したように、本発明と関連する機能を実行するためのソフトウェアは、コンピュータデバイスの内部メモリ／記憶装置（例えばＲＯＭ）に格納することができる。

結果として得られる、コンピュータ読取り可能なプログラムコードを有するプログラムを、１つ以上のコンピュータ使用可能な記憶装置のような媒体内または送信装置内に具現化することによって、本発明によるコンピュータプログラム製品を作製することができる。以上のように、本明細書において使用する「コンピュータ読取り可能な媒体」、「製品」、「コンピュータプログラム製品」という用語または他の類似語は、任意の記憶装置のようなコンピュータ使用可能な媒体あるいは任意の送信装置において、永久にあるいは一時的に存在するコンピュータプログラムを含むものである。

明示的に別段の定めをした場合を除き、本明細書（添付の請求の範囲、要約および図面を含む）で開示される各機能は、同一、等価、あるいは類似の目的を有する他の機能によって置換可能である。このように、明示的に別段の定めをした場合を除き、開示される各機能は一般的な一連の等価あるいは類似の機能の一例にすぎない。

本発明は、上述した特定の実施例に限定されるものとみなしてはならない。本発明を適用可能なさまざまな変更例および等価方法ならびに多数の構成が本発明の範囲に含まれる。例えば、本発明に係る、スレーブデバイスアドレスをダイナミックに変更およびデコードするための実施例は、共通バス（例えばＳＭＢｕｓまたは他のバス構成）上のデバイス間の通信のための、同様に構成された一方向または双方向インタフェースを使用して実現することができる。この種の変更は、添付の請求の範囲に記載されているので、本発明の特許請求の範囲の一部とみなすことができる。

本発明の実施例に係る、スレーブデバイスアドレスの変更およびデコーディングを実施するデータ通信システムのブロック図である。本発明の実施例に係る、スレーブデバイスアドレスの変更およびデコーディングを実施するデータ通信システムのためのタイミング図の一例である。本発明の実施例に係る、スレーブデバイスアドレスのダイナミックな変更およびデコーディングを実施するシステムのブロック図である。本発明の実施例に係る、スレーブデバイスアドレスをダイナミックに変更およびデコードするための方法のフローチャートである。本発明の他の実施例に係る、スレーブデバイスアドレスをダイナミックに変更およびデコードするための方法のフローチャートである。

Claims

通信プロトコルを実施するためにシリアルデータラインおよびクロックラインを有するシリアルデータ転送バスを使用するデータ通信システムにおいて、スレーブデバイスがそのデバイスアドレスをデコードする方法であって、
前記シリアルデータ転送バスのスタートコンディションに応答して、前記スレーブデバイスのアドレスピンの第１状態を検出し、前記第１状態の検出に続き、前記スレーブデバイスの前記アドレスピンの第２状態を検出し、この検出において前記アドレスピンの１つ以上のロジック値が前記第１状態と第２状態との間で相違し、前記アドレスピンの前記第１状態と前記第２状態との間の関数関係に基づいてスレーブデバイスアドレスをデコードする、
スレーブデバイスアドレスデコード方法。
前記関数関係を使用してスタート信号を生成するステップを含む請求項１に記載の方法。
前記シリアルデータ転送バス上のマスタデバイスによる要求に応答して、前記スレーブデバイスアドレスを変更するステップを含む請求項１に記載の方法。
前記シリアルデータ転送バス上の前記マスタデバイスによる次の要求に応答して、前記スレーブデバイスアドレスを元に戻すステップを含む請求項３に記載の方法。
前記シリアルデータラインまたは前記クロックラインまたはパワーラインまたはグラウンドと関連するアドレスピンの状態を検出するステップを含む請求項１に記載の方法。