JP4653959B2

JP4653959B2 - 発光ユニットシステム

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Publication number: JP4653959B2
Application number: JP2004070678A
Authority: JP
Inventors: 千明中島
Original assignee: 株式会社コマデン
Priority date: 2004-03-12
Filing date: 2004-03-12
Publication date: 2011-03-16
Anticipated expiration: 2024-03-12
Also published as: JP2005258154A

Description

本発明は、例えば大画面のＬＥＤ表示装置の画素等として用いられる発光ユニットに係り、バス接続の信号線から入力される制御信号に基づき各発光ユニットにアドレスを設定する発光ユニットシステムに関する。

大画面のＬＥＤ表示装置の画素等として用いられる発光ユニットは、例えば図６のＬＥＤユニット１０の如く構成される。ＬＥＤユニット１０は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の三原色のＬＥＤ１１が基板１２上に点灯可能に配設され、ＬＥＤ１１及び基板１２は、ＬＥＤ１１の指向方向を開口に向けて箱形のケース１３内に収納される。ケース１３内にはＬＥＤ１１を発光制御するＬＥＤ駆動回路、マイクロプロセッサ、不揮発性メモリ等が収容される。

そして、ＬＥＤユニット１０のアドレスは、特許文献１の１８頁等で示されるようにディップスイッチで入力することにより設定され、設定されたアドレスは不揮発性メモリに記憶される。その後の点灯動作時には、バス接続されるＬＥＤユニット１０のうち所要のＬＥＤユニット１０のアドレスに対する点灯制御信号を送出し、点灯制御信号に応じて前記アドレスのＬＥＤユニット１０がＬＥＤ１１を発光する。

特表２００１−５１４４３２号公報

しかしながら、ディップスイッチによるアドレス設定は、個々のＬＥＤユニット毎にディップスイッチを操作してアドレスを設定する必要があることから、アドレスの設定作業に多大な労力を要する。また、ＬＥＤユニットに対して所要のアドレスが正常に設定されたか否かを容易に確認することができる構成も望まれる。

本発明は上記課題に鑑み提案するものであって、発光ユニットに少ない労力で効率的にアドレスを設定することができると共に、アドレスの正常設定を容易に確認することができる発光ユニットシステムを提供することを目的とする。

本発明の発光ユニットシステムは、制御部と不揮発性メモリと発光体駆動回路が内蔵される各発光ユニットがバス接続されると共にカスケード接続され、バス接続の信号線から入力される制御信号に基づき各発光ユニットにアドレスを設定する発光ユニットシステムであって、先頭の発光ユニットの入力側のカスケード信号線を論理１とし、各発光ユニットの制御部が、バス接続信号線からのアドレス書込開始信号の入力に基づき、設定されている初期アドレスをレジスタに格納すると共に、制御部と発光体駆動回路間の信号線、及び該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理０とし、該アドレス書込開始信号の入力後にバス接続信号線からの各発光ユニットのアドレス設定に対応して順次伝送されるアドレス書込指示信号の入力に基づき、入力側のカスケード信号線の論理を判定し、入力側のカスケード信号線が論理１の場合に、レジスタに格納されているアドレスを不揮発性メモリに書き込んで設定し、制御部と発光体駆動回路間の信号線を論理１として発光体を点灯し、且つ該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理１し、他方に於いて、入力側のカスケード信号線が論理０の場合に、レジスタに格納されているアドレスに所定の設定加算値を加算して次アドレスを取得して、レジスタのアドレスを次アドレスに更新すると共に、アドレスの不揮発性メモリへの書き込みを行わず、制御部と発光体駆動回路間の信号線を論理０の状態として発光体を点灯させず、且つ該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理０の状態とすることを特徴とする。

また、本発明の発光ユニットシステムは、制御部と不揮発性メモリと発光体駆動回路が内蔵される各発光ユニットがバス接続されると共にカスケード接続され、バス接続の信号線から入力される制御信号に基づき各発光ユニットにアドレスを設定する発光ユニットシステムであって、先頭の発光ユニットの入力側のカスケード信号線を論理１とし、各発光ユニットの制御部が、バス接続信号線からのアドレス書込開始信号の入力に基づき、設定されている初期アドレスをレジスタに格納すると共に、制御部と発光体駆動回路間の信号線、及び該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理０とし、該アドレス書込開始信号の入力後にバス接続信号線からの各発光ユニットのアドレス設定に対応して順次伝送されるアドレス書込指示信号の入力に基づき、入力側のカスケード信号線の論理を判定し、入力側のカスケード信号線が論理１の場合に、制御部と発光体駆動回路間の信号線を論理１として発光体を点灯し、且つ該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理１とし、他方に於いて、入力側のカスケード信号線が論理０の場合に、レジスタに格納されているアドレスに所定の設定加算値を加算して次アドレスを取得して、レジスタのアドレスを次アドレスに更新すると共に、制御部と発光体駆動回路間の信号線を論理０の状態として発光体を点灯させず、且つ該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理０の状態とし、カウントするアドレス書込指示信号の入力回数が全発光ユニット数になることに基づき、若しくは全発光ユニット数のアドレス書込指示信号の出力後に伝送されるバス接続信号線からのアドレス書込動作信号の入力に基づき、レジスタに格納されている各アドレスを不揮発性メモリに書き込んで設定することを特徴とする。

また、本発明の発光ユニットシステムは、制御部と不揮発性メモリと発光体駆動回路が内蔵される各発光ユニットがバス接続されると共にカスケード接続され、バス接続の信号線から入力される制御信号に基づき各発光ユニットにアドレスを設定する発光ユニットシステムであって、先頭の発光ユニットの入力側のカスケード信号線を論理１とし、各発光ユニットの制御部が、バス接続信号線からのアドレス書込開始信号の入力に基づき、制御部と発光体駆動回路間の信号線、及び該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理０とし、該アドレス書込開始信号の入力後にバス接続信号線からの各発光ユニットのアドレス設定に対応して順次伝送されるアドレス書込指示信号及び該アドレス書込指示信号毎に異なるアドレスの入力の際に、アドレス書込指示信号の入力に基づき、入力側のカスケード信号線の論理を判定し且つレジスタにアドレスが未格納の状態であるか判定し、入力側のカスケード信号線が論理１で且つレジスタにアドレスが未格納の状態である場合に、入力されたアドレスをレジスタに格納して不揮発性メモリに書き込んで設定し、制御部と発光体駆動回路間の信号線を論理１として発光体を点灯し、且つ該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理１とし、入力側のカスケード信号線が論理０で且つレジスタにアドレスが未格納の状態である場合と、入力側のカスケード信号線が論理０で且つレジスタにアドレスが格納されている場合と、入力側のカスケード信号線が論理１で且つレジスタにアドレスが格納されている場合には、アドレスの不揮発性メモリへの書き込みを行わず、制御部と発光体駆動回路間の信号線を論理０の状態として発光体を点灯させず、且つ該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理０の状態とすることを特徴とする。

また、本発明の発光ユニットシステムは、制御部と不揮発性メモリと発光体駆動回路が内蔵される各発光ユニットがバス接続されると共にカスケード接続され、バス接続の信号線から入力される制御信号に基づき各発光ユニットにアドレスを設定する発光ユニットシステムであって、先頭の発光ユニットの入力側のカスケード信号線を論理１とし、各発光ユニットの制御部が、バス接続信号線からのアドレス書込開始信号及び初期アドレスの入力の際に、アドレス書込開始信号の入力に基づき、入力された初期アドレスをレジスタに格納すると共に、制御部と発光体駆動回路間の信号線、及び該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理０とし、該アドレス書込開始信号の入力後にバス接続信号線からの各発光ユニットのアドレス設定に対応して順次伝送されるアドレス書込指示信号の入力に基づき、入力側のカスケード信号線の論理を判定し、入力側のカスケード信号線が論理１の場合に、制御部と発光体駆動回路間の信号線を論理１として発光体を点灯し、且つ該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理１とし、他方に於いて、入力側のカスケード信号線が論理０の場合に、レジスタに格納されているアドレスに所定の設定加算値を加算して次アドレスを取得して、レジスタのアドレスを次アドレスに更新すると共に、制御部と発光体駆動回路間の信号線を論理０の状態として発光体を点灯させず、且つ該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理０の状態とし、カウントするアドレス書込指示信号の入力回数が全発光ユニット数になることに基づき、若しくは全発光ユニット数のアドレス書込指示信号の出力後に伝送されるバス接続信号線からのアドレス書込動作信号の入力に基づき、レジスタに格納されている各アドレスを不揮発性メモリに書き込んで設定することを特徴とする。

尚、本発明には、各発明や実施形態の構成に他の発明や実施形態の構成を追加したものや、各発明や実施形態の構成を他の発明や実施形態の構成に変更したものや、各発明や実施形態の構成を部分的な効果を奏する限度で削除したものも含まれる。また、発光体はＬＥＤ以外の適宜の発光体とすることが可能である。

本発明の発光ユニットシステムは、アドレス設定装置の操作等で伝送する制御信号でバス接続された発光ユニットにアドレスを設定することが可能であるから、各発光ユニットへ少ない労力で効率的にアドレスを設定することができると共に、発光体の点灯や消灯をアドレス設定に連動させることで、発光ユニットに対するアドレスの正常設定を容易に確認することができる。更に、既に存在する調光制御信号を伝送する信号線やＬＥＤ駆動回路の駆動制御信号を伝送する信号線等を利用して、各発光ユニットにアドレスを設定することができるので、アドレスを設定するための特別な信号線等の器材を用いずにアドレスを設定することができる。

また、アドレス設定に関する制御信号を伝送し、その制御信号に基づき先頭の発光ユニットが初期アドレスを設定し、例えば初期アドレスに所定値を順次インクリメントして次順位の発光ユニットのアドレスとするなど、所定の演算規則に従い次順位の発光ユニットのアドレスを決定して設定することにより、特別なアドレス管理やアドレス自体の伝送を要せずに、簡単な処理で各発光ユニットにアドレスを設定することができる。他方において、バス接続の信号線で設定するアドレスを発光ユニットに伝送する場合には、発光ユニットに対して任意のアドレスを割り当てることができる。

また、制御信号を入力して全ての発光ユニットに設定されるアドレスを保持させた後に、全ての発光ユニットに同時にアドレスを書込設定する構成により、アドレス設定に関連する制御信号の正当性を検証した後に書込を行うことが可能となり、その正当性の検証を容易且つ確実に行うことができると共に、書込作業の中断によるアドレス設定処理の異常終了を極力回避することができる。更に、全ての発光ユニットに対するアドレスが保持された段階でアドレスの設定を行うことにより、前順位の発光ユニットのアドレス書込作業が終了するまでの時間を待たずに、次順位の発光ユニットにアドレスを保持させる処理を行うことができる。

本発明の発光ユニットシステムについて、第１〜第４実施形態のＬＥＤユニットシステムに基づき説明する。

先ず、第１から第４実施形態のＬＥＤユニットシステムは、図１に示すように、ＬＥＤユニット２ｉ（１≦ｉ≦ｎ）がバス接続されていると共に、カスケード接続されている構成であり、ＬＥＤユニット２１、２２、・・２ｎは、アドレス設定装置１に信号線Ｓａでバス接続されており、アドレス設定装置１は、制御プログラムに従って動作する制御部、記憶部、タイマー、操作入力部等を備え、後述するアドレス書込開始信号やアドレス書込指示信号を出力し、信号線Ｓａを介してこれらの信号を各ＬＥＤユニット２ｉに伝送する。バス接続の信号線Ｓａは、アドレス設定後は調光制御信号を伝送する信号線となる。

ＬＥＤユニット２ｉは、青のＬＥＤ７ｉ（１≦ｉ≦ｎ）を有すると共に、その内部にマイクロプロセッサ３ｉ（１≦ｉ≦ｎ）を有し、マイクロプロセッサ３ｉは制御プログラムを格納するフラッシュメモリやデータ処理領域となるＲＡＭ等のメモリを内蔵している。４ｉ（１≦ｉ≦ｎ）はマイクロプロセッサ３ｉ内のレジスタである。更に、ＬＥＤユニット２ｉには、ＥＥＰＲＯＭなど書換可能な不揮発性メモリ５ｉ（１≦ｉ≦ｎ）、ＬＥＤ７ｉの点灯・消灯を制御するＬＥＤ駆動回路６ｉ（１≦ｉ≦ｎ）が、それぞれマイクロプロセッサ３ｉに接続して設けられている。尚、図１には省略したが、ＬＥＤユニット２ｉは青のＬＥＤ７ｉ以外に赤や緑のＬＥＤを有し、これらの三原色のＬＥＤはＬＥＤ駆動回路６ｉで点灯や消灯を制御され、また、ＬＥＤユニット２ｉは図示しない電源系統を有する。

また、マイクロプロセッサ３ｉはＬＥＤ駆動回路６ｉの駆動制御信号が入力される信号線Ｓｂ、信号線Ｓｃにそれぞれ接続されており、マイクロプロセッサ３ｉとＬＥＤ駆動回路６ｉは信号線Ｓｃを介して接続され、更に、信号線Ｓｃからは信号線Ｓｄが分岐され、分岐された信号線Ｓｄは次順位のＬＥＤユニット２（ｉ＋１）の信号線Ｓｂに接続されている。即ち、ＬＥＤユニット２ｉとＬＥＤユニット２（ｉ＋１）は、信号線Ｓｂ、Ｓｄを介してカスケード接続されている。

次に、第１実施形態の発光ユニットシステム於けるアドレス設定について説明する。第１実施形態のアドレス設定では、図２に示すように、アドレス設定装置１が操作入力に応じてアドレス書込開始信号Ａｓを出力し、アドレス書込開始信号Ａｓはバス接続の信号線Ｓａを介して各ＬＥＤユニット２１、２２、・・２ｎのマイクロプロセッサ３１、３２、・・３ｎに入力される（Ｓ１０１）。各マイクロプロセッサ３１、３２、・・３ｎは、アドレス書込開始信号Ａｓの入力に応じ、各レジスタ４１、４２、・・４ｎに初期アドレスとして“１”を格納すると共に、所定電圧範囲等で特定される論理０と論理１の状態の内、信号線Ｓｃを論理０とし、更に、信号線Ｓｃから分岐する信号線Ｓｄ、及び信号線Ｓｄと連続する或いは接続される次順位のＬＥＤユニット２ｉの信号線Ｓｂを論理０、換言すれば先頭のＬＥＤユニット２１の信号線Ｓｂ以外の全ての信号線Ｓｂ、Ｓｃ、Ｓｄを論理０とし、リセットする（Ｓ１０２）。また、先頭のＬＥＤユニット２１の信号線Ｓｂは、所定電圧の負荷等で常に論理１としておく。

その後、アドレス設定装置１が操作入力に応じてアドレス書込指示信号Ａ１を出力し、アドレス書込指示信号Ａ１はバス接続の信号線Ｓａを介して各ＬＥＤユニット２１〜２ｎのマイクロプロセッサ３１〜３ｎに入力される（Ｓ１０３）。各マイクロプロセッサ３１〜３ｎは、アドレス書込指示信号Ａ１の入力に応じ、電圧チェック等で入力側の信号線Ｓｂの論理状態が論理０か論理１かを判定する（Ｓ１０４）。

前記判定の結果、入力側の信号線Ｓｂが論理１である先頭のＬＥＤユニット２１のマイクロプロセッサ３１は、レジスタ４１に格納されているアドレス“１”を不揮発性メモリ５１にＬＥＤユニット２１のアドレスとして書き込み（Ｓ１０５）、正常な書き込みの終了に応じ、出力側の信号線Ｓｃを論理１とする。前記信号線Ｓｃが論理１の状態になることに基づき、その信号線Ｓｃから分岐する信号線Ｓｄ、及び前記信号線Ｓｄに連続する次順位のＬＥＤユニット２２の信号線Ｓｂは論理１となると共に、論理１が入力されるＬＥＤ駆動回路６１は点灯制御でＬＥＤ７１を点灯し、ＬＥＤユニット２１のアドレスの正常な書込を報知し、この後、マイクロプロセッサ３１は全てのＬＥＤユニット２１〜２ｎのアドレス書込終了を書込終了信号等で認識するまで動作を停止する（Ｓ１０６）。他方、Ｓ１０４の判定の結果、入力側の信号線Ｓｂが論理０であるＬＥＤユニット２２〜２ｎのマイクロプロセッサ３２〜３ｎは、レジスタ４２〜４ｎに格納しているアドレス“１”に設定された加算値である１を加算して更新し、各レジスタ４２〜４ｎにアドレス“２”を格納する（Ｓ１０７）。尚、初期アドレスや設定加算値には１以外の適宜の数値を設定することが可能である。

また、アドレス設定装置１は、アドレス書込指示信号Ａ１の出力に応じて、アドレス書込指示信号Ａｉを設定されているＬＥＤユニット２１〜２ｎの全個数ｎだけ出力したか判断し（Ｓ１０８）、出力していない場合には、設定されている所定時間をタイマーで計測し、所定時間経過に応じてアドレス書込指示信号Ａ２を出力し、上記Ｓ１０３〜Ｓ１０７と同様の処理を実行し、更に、アドレス書込指示信号Ａｎを出力するまで同様の処理を繰り返し実行する。即ち、アドレス設定装置１がアドレス書込指示信号Ａｉを出力し、各マイクロプロセッサ３１〜３ｎにアドレス書込指示信号Ａｉを入力し、アドレス設定が完了して動作が停止しているＬＥＤユニット以外の各ＬＥＤユニット２ｉ〜２ｎのマイクロプロセッサ３ｉ〜３ｎは、その入力に応じて、信号線Ｓｂの論理が０か１かを判定し、信号線Ｓｂが論理１のＬＥＤユニット２ｉのマイクロプロセッサ３ｉは、レジスタ４ｉのアドレス“ｉ”を不揮発性メモリ５ｉに書き込み、正常な書き込みの終了に応じて出力側の信号線Ｓｃを論理１とし、連続する信号線Ｓｄ、次順位のＬＥＤユニット２（ｉ＋１）の信号線Ｓｂの論理を０とし、動作を停止すると共に、論理１が入力されるＬＥＤ駆動回路６ｉはＬＥＤ７ｉを点灯する。他方、入力側の信号線Ｓｂが論理０のＬＥＤユニット２（ｉ＋１）〜２ｎのマイクロプロセッサ３（ｉ＋１）〜３ｎは、そのレジスタ４（ｉ＋１）〜４ｎに格納しているアドレス“ｉ”に１を加算して更新し、各レジスタ４（ｉ＋１）〜４ｎにアドレス“ｉ＋１”を格納する。

そして、アドレス設定装置１が最終のアドレス書込指示信号Ａｎを出力し、アドレス書込指示信号Ａｎが入力されるＬＥＤユニット２ｎのマイクロプロセッサ３ｎが、レジスタ４ｎのアドレス“ｎ”を不揮発性メモリ５ｎに書き込み、出力側の信号線Ｓｃを論理１として動作を停止し、論理１が入力されるＬＥＤ駆動回路６ｎはＬＥＤ７ｎを点灯することにより、アドレス書込指示信号ＡｉのＬＥＤユニット２１〜２ｎの全個数ｎだけの出力が完了した場合には、全てのＬＥＤ７１、７２、・・７ｎが点灯しているか確認し（Ｓ１０９）、点灯している場合にはアドレスの設定処理が完了する。

尚、マイクロプロセッサ３ｉが、レジスタ４ｉに格納されているアドレス“ｉ”を不揮発性メモリ５ｉに書込設定する際に、正常な書込設定がなされたか否かを判定する構成としては、例えばＬＥＤユニット２ｉのマイクロプロセッサ３ｉが、不揮発性メモリ５ｉに書き込んだアドレスを読み出し、そのアドレスとレジスタ４ｉに一時格納しているアドレスを対比し、両者が一致するか判定する構成等とする。また、正常な書込設定ができなかった場合には、例えばマイクロプロセッサ３ｉと赤色のＬＥＤのＬＥＤ駆動回路とを接続する信号線を論理１とし、赤色ＬＥＤを点灯するなど、設定されている異常を示す発光パターンでＬＥＤを点灯するようにしてもよい。

上記第１実施形態に於けるアドレス設定では、各ＬＥＤユニット２ｉに於いて、ＬＥＤアドレスｉの不揮発性メモリ５ｉへの正常な書込終了に応じて出力側信号線Ｓｃを論理１に設定し、ＬＥＤ７ｉを点灯するので、各ＬＥＤユニット２ｉにアドレスｉの正常書込をＬＥＤ７ｉの点灯状態だけで非常に容易に確認することができる。換言すれば、最後のＬＥＤユニット２ｎのＬＥＤ７ｎが点灯していれば、全てのＬＥＤユニット２１〜２ｎに正常にアドレスが設定されたことが分かり、アドレス設定の確認作業が非常に容易になる。また、アドレス設定装置１からはアドレス自体を送信せず、初期アドレスや前順位のアドレスに設定値をインクリメントして次順位のアドレスとするので、簡単な処理でアドレスを設定することができる。

次に、第２実施形態の発光ユニットシステムに於けるアドレス設定について説明するが、特に言及しない箇所は第１実施形態と同様である。図３に示す第２実施形態のアドレス設定では、先ず、第１実施形態のＳ１０１〜Ｓ１０４と同様の処理であるＳ２０１〜Ｓ２０４を実行し、Ｓ２０４の論理判定の結果、入力側の信号線Ｓｂが論理１である先頭のＬＥＤユニット２１のマイクロプロセッサ３１は、制御プログラムに設定されている設定時間の経過後に信号線Ｓｃを論理１として、その信号線Ｓｃから分岐する信号線Ｓｄと前記信号線Ｓｄに連続する次順位のＬＥＤユニット２２の信号線Ｓｂを論理１にすると共に、論理１が入力されるＬＥＤ駆動回路６１は点灯制御でＬＥＤ７１を点灯する（Ｓ２０５）。他方、Ｓ２０４の判定の結果、入力側の信号線Ｓｂが論理０であるＬＥＤユニット２２〜２ｎのマイクロプロセッサ３２〜３ｎは、そのレジスタ４２〜４ｎに格納しているアドレス“１”に１を加算して更新し、各レジスタ４２〜４ｎにアドレス“２”を格納する（Ｓ２０６）。また、各マイクロプロセッサ３１〜３ｎは、アドレス書込指示信号Ａｉの入力回数をカウントしてメモリの所定記憶領域に保持し、その入力に応じて順次入力回数を更新する。

その後、アドレス書込指示信号ＡｉをＬＥＤユニット２１〜２ｎの全個数ｎだけ出力していない場合には（Ｓ２０７）、Ｓ２０３〜Ｓ２０６と同様の処理を繰り返し実行する。即ち、アドレス設定装置１が出力するアドレス書込指示信号Ａｉを各ＬＥＤユニット２１〜２ｎのマイクロプロセッサ３１〜３ｎに入力し、前記入力に応じて動作中の各マイクロプロセッサ３ｉ〜３ｎは入力側の信号線Ｓｂが論理０か論理１かを判定し、入力側信号線Ｓｂが論理１であるＬＥＤユニット２ｉのマイクロプロセッサ３ｉは、論理１の判定から制御プログラムに設定されている設定時間の経過後に信号線Ｓｃ、その信号線Ｓｃから分岐する信号線Ｓｄ、前記信号線Ｓｄに連続する次順位のＬＥＤユニット２（ｉ＋１）の信号線Ｓｂを論理１とし、ＬＥＤ駆動回路６ｉが点灯制御してＬＥＤ７ｉを点灯し、動作を停止すると共に、入力側信号線Ｓｂが論理０であるＬＥＤユニット２（ｉ＋１）〜２ｎのマイクロプロセッサ３（ｉ＋１）〜３ｎが、そのレジスタ４（ｉ＋１）〜４ｎに格納しているアドレス“ｉ”に１を加算して更新し、各レジスタ４（ｉ＋１）〜４ｎにアドレス“ｉ＋１”を格納する。

そして、アドレス設定装置１が最終のアドレス書込指示信号Ａｎを出力し、アドレス書込指示信号Ａｎが入力されるＬＥＤユニット２ｎのマイクロプロセッサ３ｎが、論理１の判定から制御プログラムに設定されている設定時間の経過後に信号線Ｓｃを論理０とし、ＬＥＤ駆動回路６ｎでＬＥＤ７ｎを点灯すると共に、マイクロプロセッサ３１〜３ｎが、カウントしているアドレス書込指示信号Ａｉの入力回数がＬＥＤユニット２１〜２ｎの全個数のｎ回になったことを認識した場合には（Ｓ２０７）、各ＬＥＤユニット２１〜２ｎのマイクロプロセッサ３１〜３ｎは、前記入力回数のｎ回到達から設定されている所定時間の経過後に、各レジスタ４１〜４ｎに格納されているアドレス１〜ｎを不揮発性メモリ５１〜５ｎにそれぞれ書き込む（Ｓ２０８）。この際、正常な書き込みが実行できなかった場合には、正常書込ができなかったＬＥＤユニット２ｉのマイクロプロセッサ３ｉは、接続されている信号線Ｓｃを論理０とし、ＬＥＤ駆動回路６ｉでＬＥＤ７ｉを消灯する（Ｓ２０８）。最後に、全てのＬＥＤ７１、７２、・・７ｎが点灯しているか確認し（Ｓ２０９）、点灯している場合にはアドレスの設定処理が完了する。

尚、前記構成に代え、ＬＥＤ７ｉを点灯するＳ２０５の際に、アドレス書込動作信号Ａｗが入力されるまでＬＥＤユニット２ｉのマイクロプロセッサ３ｉの動作を停止し、アドレス設定装置１がアドレス書込指示信号Ａｉの出力回数をカウントし、アドレス書込指示信号ＡｉをＬＥＤユニット２１〜２ｎの全個数ｎだけの出力した場合に、設定されている所定時間をカウントし、前記所定時間の経過後にアドレス書込動作信号Ａｗを出力し、他方で、各ＬＥＤユニット２１〜２ｎのマイクロプロセッサ３１〜３ｎが、アドレス書込動作信号Ａｗの入力に応じて、各レジスタ４１〜４ｎに格納されているアドレス１〜ｎを不揮発性メモリ５１〜５ｎにそれぞれ書き込む構成としてもよい。

上記第２実施形態に於けるアドレス設定では、アドレスｉの不揮発性メモリ５ｉへの書込をアドレス書込開始信号Ａｓ及び全てのアドレス書込指示信号Ａ１〜Ａｎを送信するまで留保し、アドレス書込開始信号Ａｓ及びアドレス書込指示信号Ａ１〜Ａｎの正当性を検証した後にアドレスを書込設定するので、その冗長なフォーマットなど正当性の検証を容易且つ確実に行える。また、各ＬＥＤユニット２ｉの不揮発性メモリ５ｉへのアドレス書込が終了するまでの時間を待たずに、次順位に対するアドレス書込指示信号Ａ（ｉ＋１）を迅速に出力し、短時間でアドレスを設定することができる。また、正常書込ができなかったＬＥＤユニット２ｉはＬＥＤ７ｉを消灯すると共に、正常書込ができたＬＥＤユニット２ｉは点灯状態を維持するので、アドレスの正常設定の確認が非常に容易である。また、ＬＥＤユニット２１〜２ｎで不揮発性メモリ５１〜５ｎへのアドレス１〜ｎの書込を同時に行うので、書込作業の中断によるアドレス設定処理の異常終了を極力回避することができる。また、アドレス設定装置１からはアドレス自体を送信せず、初期アドレスや前順位のアドレスに設定値をインクリメントして次順位のアドレスとするので、簡単な処理でアドレスを設定することができる。

次に、第３実施形態の発光ユニットシステムに於けるアドレス設定について説明するが、特に言及しない箇所は第１実施形態等と同様である。図４に示す第３実施形態に於けるアドレス設定では、アドレス設定装置１が操作入力に応じてアドレス書込開始信号Ａｓを出力し、アドレス書込開始信号Ａｓはバス接続の信号線Ｓａを介して各ＬＥＤユニット２１、２２、・・２ｎのマイクロプロセッサ３１、３２、・・３ｎに入力される（Ｓ３０１）。各マイクロプロセッサ３１〜３ｎは、アドレス書込開始信号Ａｓの入力に応じて、信号線Ｓｃを論理０とすると共に、信号線Ｓｃから分岐する信号線Ｓｄ、及び前記信号線Ｓｄと連続する次順位のＬＥＤユニット２ｉの信号線Ｓｂを論理０とし、ＬＥＤユニット２１の信号線Ｓｂ以外の全信号線Ｓｂ、Ｓｃ、Ｓｄを論理０でリセットする（Ｓ３０２）。

その後、アドレス設定装置１は操作入力に応じてアドレス書込指示信号Ａ１及びアドレス“１”を出力し、アドレス書込指示信号Ａ１及びアドレス“１”はバス接続の信号線Ｓａを介して各ＬＥＤユニット２１〜２ｎのマイクロプロセッサ３１〜３ｎに入力される（Ｓ３０３）。各マイクロプロセッサ３１〜３ｎは、アドレス書込指示信号Ａ１の入力に応じ、電圧チェック等で入力側の信号線Ｓｂの論理状態が論理０か論理１かを判定すると共に、各レジスタ４１〜４ｎにアドレスが格納されているか否か判定する（Ｓ３０４）。

Ｓ３０４の判定の結果、入力側信号線Ｓｂが論理１で且つレジスタ４１にアドレスが格納されていない先頭のＬＥＤユニット２１のマイクロプロセッサ３１は、入力されたアドレス“１”をレジスタ４１に格納し、レジスタ４１に格納したアドレス“１”を不揮発性メモリ５１にＬＥＤユニット２１のアドレスとして書き込む（Ｓ３０５）。更に、マイクロプロセッサ３１は、正常な書き込みの終了に応じて出力側の信号線Ｓｃを論理１とし、信号線Ｓｃが論理１の状態になることに基づき、その信号線Ｓｃから分岐する信号線Ｓｄ、及び前記信号線Ｓｄに連続する次順位のＬＥＤユニット２２の信号線Ｓｂは論理１となると共に、論理１が入力されるＬＥＤ駆動回路６１は点灯制御でＬＥＤ７１を点灯し、ＬＥＤユニット２１のアドレスの正常な書き込みを報知し、この後、マイクロプロセッサ３１は全てのＬＥＤユニット２１〜２ｎのアドレス書込終了を書込終了信号等で認識するまで動作を停止する（Ｓ３０６）。

前記Ｓ３０６の処理の後、或いはＳ３０４の判定で信号線Ｓｂが論理１ではない場合若しくはレジスタ４ｉにアドレスが設定されている場合には、アドレス書込指示信号ＡｉをＬＥＤユニット２１〜２ｎの全個数ｎだけ出力しているか否か判断し（Ｓ３０７）、Ｓ３０３〜Ｓ３０６と同様の処理を繰り返し実行する。即ち、アドレス設定装置１から出力されるアドレス書込指示信号Ａｉ及びアドレス“ｉ”をバス接続の信号線Ｓａを介して各ＬＥＤユニット２１〜２ｎのマイクロプロセッサ３１〜３ｎに入力し、アドレス設定が完了しているＬＥＤユニット以外の各ＬＥＤユニット２ｉ〜２ｎのマイクロプロセッサ３ｉ〜３ｎは、その入力に応じて、信号線Ｓｂの論理が０か１かを判定すると共に各レジスタ４ｉ〜４ｎにアドレスが格納されているか否か判定する。更に、入力側信号線Ｓｂが論理１で且つレジスタ４ｉにアドレスが格納されていないＬＥＤユニット２ｉのマイクロプロセッサ３ｉは、入力されたアドレス“ｉ”をレジスタ４ｉに格納し、レジスタ４ｉに格納したアドレス“ｉ”を不揮発性メモリ５ｉにＬＥＤユニット２ｉのアドレスとして書き込み、正常な書き込みの終了に応じて出力側の信号線Ｓｃ、その信号線Ｓｃから分岐する信号線Ｓｄ、及び前記信号線Ｓｄに連続する次順位のＬＥＤユニット２（ｉ＋１）の信号線Ｓｂは論理１とし、ＬＥＤ駆動回路６ｉでＬＥＤ７ｉを点灯して動作を停止する。

そして、アドレス設定装置１が最終のアドレス書込指示信号Ａｎ及びアドレス“ｎ”を出力し、アドレス書込指示信号Ａｎ及びアドレス“ｎ”が入力されるＬＥＤユニット２ｎのマイクロプロセッサ３ｎが、信号線Ｓｂの論理１及びレジスタ４ｎへのアドレス未格納の判定に基づき、入力されたアドレス“ｎ”をレジスタ４ｎへ格納して不揮発性メモリ５ｎに書き込み、正常な書き込みの終了に応じて出力側の信号線Ｓｃを論理１とし、ＬＥＤ駆動回路６ｎでＬＥＤ７ｎを点灯して動作を停止する。最後に、全てのＬＥＤ７１、７２、・・７ｎが点灯しているか確認し（Ｓ３０８）、点灯している場合にはアドレスの設定処理が完了する。

上記第３実施形態のアドレス設定では、各ＬＥＤユニット２ｉに於いて、ＬＥＤアドレスｉの不揮発性メモリ５ｉへの正常な書込終了に応じて出力側信号線Ｓｃを論理１に設定し、ＬＥＤ７ｉを点灯するので、各ＬＥＤユニット２ｉにアドレスｉの正常書込をＬＥＤ７ｉの点灯状態だけで非常に容易に確認することができる。換言すれば、最後のＬＥＤユニット２ｎのＬＥＤ７ｎが点灯していれば、全てのＬＥＤユニット２１〜２ｎに正常にアドレスが設定されたことが分かり、アドレス設定の確認作業が非常に容易になる。また、アドレス書込指示信号Ａｉに併せてアドレスｉをＬＥＤユニット２ｉに出力するので、ＬＥＤユニット２ｉに対して任意のアドレスを割り当てることができる。

次に、第４実施形態の発光ユニットシステムに於けるアドレス設定について説明する。図５の第４実施形態に於ける基本的な処理は上記第２実施形態と同様であるが、マイクロプロセッサ３ｉがプログラムに設定されている初期アドレス“１”をレジスタ３ｉに格納する構成に代え、マイクロプロセッサ３ｉがアドレス書込開始信号Ａｓと共に入力される初期アドレス“１”をレジスタ３ｉに格納する点で相違する。即ち、アドレス設定装置１が操作入力に応じてアドレス書込開始信号Ａｓ及びアドレス“１”を出力し、アドレス書込開始信号Ａｓ及びアドレス“１”はバス接続の信号線Ｓａを介して各ＬＥＤユニット２１、２２、・・２ｎのマイクロプロセッサ３１、３２、・・３ｎに入力され（Ｓ４０１）、各マイクロプロセッサ３１、３２、・・３ｎが、アドレス書込開始信号Ａｓの入力に応じて、各レジスタ４１、４２、・・４ｎに入力されたアドレス“１”を格納すると共に、信号線Ｓｃを論理０として、信号線Ｓｃから分岐する信号線Ｓｄ、及び信号線Ｓｄと連続する或いは接続される次順位のＬＥＤユニット２ｉの信号線Ｓｂを論理０とし、先頭のＬＥＤユニット２１の信号線Ｓｂ以外の全ての信号線Ｓｂ、Ｓｃ、Ｓｄを論理０にしてリセットする（Ｓ４０２）。他の構成は第２実施形態と同様であり、Ｓ４０３〜Ｓ４０９の処理はＳ２０３〜Ｓ２０９の処理にそれぞれ対応している。

第４実施形態に於けるアドレス設定では、アドレスｉの不揮発性メモリ５ｉへの書込をアドレス書込開始信号Ａｓ及び全てのアドレス書込指示信号Ａ１〜Ａｎを送信するまで留保し、アドレス書込開始信号Ａｓ及びアドレス書込指示信号Ａ１〜Ａｎの正当性を検証した後にアドレスを書込設定するので、その正当性の検証を容易且つ確実に行える。また、各ＬＥＤユニット２ｉの不揮発性メモリ５ｉへのアドレス書込が終了するまでの時間を待たずに、次順位に対するアドレス書込指示信号Ａ（ｉ＋１）を迅速に出力し、短時間でアドレスを設定することができる。また、正常書込ができなかったＬＥＤユニット２ｉはＬＥＤ７ｉを消灯すると共に、正常書込ができたＬＥＤユニット２ｉは点灯状態を維持するので、アドレスの正常設定の確認が非常に容易である。また、ＬＥＤユニット２１〜２ｎで不揮発性メモリ５１〜５ｎへのアドレス１〜ｎの書込を同時に行うので、書込作業の中断によるアドレス設定処理の異常終了を極力回避することができる。また、アドレス設定装置１からは初期アドレスを出力し、ＬＥＤユニット２１の初期アドレスや前順位のアドレスに設定値をインクリメントして次順位のアドレスとするので、簡単な処理でアドレスを設定することができる。

本発明は、例えば大画面のＬＥＤ表示装置の画素として用いられるＬＥＤユニット等のアドレス設定に利用することができる。

第１〜第４実施形態のＬＥＤユニットシステムを示すブロック図。第１実施形態のアドレス設定手順を示すフローチャート。第２実施形態のアドレス設定手順を示すフローチャート。第３実施形態のアドレス設定手順を示すフローチャート。第４実施形態のアドレス設定手順を示すフローチャート。（ａ）はＬＥＤユニットの例を示す平面図、（ｂ）はその正面図、（ｃ）はその側面図。

符号の説明

１アドレス設定装置
２１、２２、２ｎ、１０ＬＥＤユニット
３１、３２、３ｎマイクロプロセッサ
４１、４２、４ｎレジスタ
５１、５２、５ｎ不揮発性メモリ
６１、６２、６ｎＬＥＤ駆動回路
７１、７２、７ｎ、１１ＬＥＤ
Ｓａ、Ｓｂ、Ｓｃ、Ｓｄ信号線

Claims

制御部と不揮発性メモリと発光体駆動回路が内蔵される各発光ユニットがバス接続されると共にカスケード接続され、バス接続の信号線から入力される制御信号に基づき各発光ユニットにアドレスを設定する発光ユニットシステムであって、
先頭の発光ユニットの入力側のカスケード信号線を論理１とし、
各発光ユニットの制御部が、
バス接続信号線からのアドレス書込開始信号の入力に基づき、設定されている初期アドレスをレジスタに格納すると共に、制御部と発光体駆動回路間の信号線、及び該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理０とし、
該アドレス書込開始信号の入力後にバス接続信号線からの各発光ユニットのアドレス設定に対応して順次伝送されるアドレス書込指示信号の入力に基づき、入力側のカスケード信号線の論理を判定し、
入力側のカスケード信号線が論理１の場合に、レジスタに格納されているアドレスを不揮発性メモリに書き込んで設定し、制御部と発光体駆動回路間の信号線を論理１として発光体を点灯し、且つ該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理１し、
他方に於いて、入力側のカスケード信号線が論理０の場合に、レジスタに格納されているアドレスに所定の設定加算値を加算して次アドレスを取得して、レジスタのアドレスを次アドレスに更新すると共に、アドレスの不揮発性メモリへの書き込みを行わず、制御部と発光体駆動回路間の信号線を論理０の状態として発光体を点灯させず、且つ該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理０の状態とすることを特徴とする発光ユニットシステム。
制御部と不揮発性メモリと発光体駆動回路が内蔵される各発光ユニットがバス接続されると共にカスケード接続され、バス接続の信号線から入力される制御信号に基づき各発光ユニットにアドレスを設定する発光ユニットシステムであって、
先頭の発光ユニットの入力側のカスケード信号線を論理１とし、
各発光ユニットの制御部が、
バス接続信号線からのアドレス書込開始信号の入力に基づき、設定されている初期アドレスをレジスタに格納すると共に、制御部と発光体駆動回路間の信号線、及び該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理０とし、
該アドレス書込開始信号の入力後にバス接続信号線からの各発光ユニットのアドレス設定に対応して順次伝送されるアドレス書込指示信号の入力に基づき、入力側のカスケード信号線の論理を判定し、
入力側のカスケード信号線が論理１の場合に、制御部と発光体駆動回路間の信号線を論理１として発光体を点灯し、且つ該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理１とし、
他方に於いて、入力側のカスケード信号線が論理０の場合に、レジスタに格納されているアドレスに所定の設定加算値を加算して次アドレスを取得して、レジスタのアドレスを次アドレスに更新すると共に、制御部と発光体駆動回路間の信号線を論理０の状態として発光体を点灯させず、且つ該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理０の状態とし、
カウントするアドレス書込指示信号の入力回数が全発光ユニット数になることに基づき、若しくは全発光ユニット数のアドレス書込指示信号の出力後に伝送されるバス接続信号線からのアドレス書込動作信号の入力に基づき、レジスタに格納されている各アドレスを不揮発性メモリに書き込んで設定することを特徴とする発光ユニットシステム。
制御部と不揮発性メモリと発光体駆動回路が内蔵される各発光ユニットがバス接続されると共にカスケード接続され、バス接続の信号線から入力される制御信号に基づき各発光ユニットにアドレスを設定する発光ユニットシステムであって、
先頭の発光ユニットの入力側のカスケード信号線を論理１とし、
各発光ユニットの制御部が、
バス接続信号線からのアドレス書込開始信号の入力に基づき、制御部と発光体駆動回路間の信号線、及び該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理０とし、
該アドレス書込開始信号の入力後にバス接続信号線からの各発光ユニットのアドレス設定に対応して順次伝送されるアドレス書込指示信号及び該アドレス書込指示信号毎に異なるアドレスの入力の際に、アドレス書込指示信号の入力に基づき、入力側のカスケード信号線の論理を判定し且つレジスタにアドレスが未格納の状態であるか判定し、
入力側のカスケード信号線が論理１で且つレジスタにアドレスが未格納の状態である場合に、入力されたアドレスをレジスタに格納して不揮発性メモリに書き込んで設定し、制御部と発光体駆動回路間の信号線を論理１として発光体を点灯し、且つ該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理１とし、
入力側のカスケード信号線が論理０で且つレジスタにアドレスが未格納の状態である場合と、入力側のカスケード信号線が論理０で且つレジスタにアドレスが格納されている場合と、入力側のカスケード信号線が論理１で且つレジスタにアドレスが格納されている場合には、アドレスの不揮発性メモリへの書き込みを行わず、制御部と発光体駆動回路間の信号線を論理０の状態として発光体を点灯させず、且つ該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理０の状態とすることを特徴とする発光ユニットシステム。
制御部と不揮発性メモリと発光体駆動回路が内蔵される各発光ユニットがバス接続されると共にカスケード接続され、バス接続の信号線から入力される制御信号に基づき各発光ユニットにアドレスを設定する発光ユニットシステムであって、
先頭の発光ユニットの入力側のカスケード信号線を論理１とし、
各発光ユニットの制御部が、
バス接続信号線からのアドレス書込開始信号及び初期アドレスの入力の際に、アドレス書込開始信号の入力に基づき、入力された初期アドレスをレジスタに格納すると共に、制御部と発光体駆動回路間の信号線、及び該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理０とし、
該アドレス書込開始信号の入力後にバス接続信号線からの各発光ユニットのアドレス設定に対応して順次伝送されるアドレス書込指示信号の入力に基づき、入力側のカスケード信号線の論理を判定し、
入力側のカスケード信号線が論理１の場合に、制御部と発光体駆動回路間の信号線を論理１として発光体を点灯し、且つ該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理１とし、他方に於いて、入力側のカスケード信号線が論理０の場合に、レジスタに格納されているアドレスに所定の設定加算値を加算して次アドレスを取得して、レジスタのアドレスを次アドレスに更新すると共に、制御部と発光体駆動回路間の信号線を論理０の状態として発光体を点灯させず、且つ該信号線から分岐して次順位の発光ユニット制御部に至るカスケード信号線を論理０の状態とし、
カウントするアドレス書込指示信号の入力回数が全発光ユニット数になることに基づき、若しくは全発光ユニット数のアドレス書込指示信号の出力後に伝送されるバス接続信号線からのアドレス書込動作信号の入力に基づき、レジスタに格納されている各アドレスを不揮発性メモリに書き込んで設定することを特徴とする発光ユニットシステム。