JPH06342398A - 入出力用メモリ空間の割り付け方法及びその装置 - Google Patents
入出力用メモリ空間の割り付け方法及びその装置Info
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- JPH06342398A JPH06342398A JP5130776A JP13077693A JPH06342398A JP H06342398 A JPH06342398 A JP H06342398A JP 5130776 A JP5130776 A JP 5130776A JP 13077693 A JP13077693 A JP 13077693A JP H06342398 A JPH06342398 A JP H06342398A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
- G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
Abstract
(57)【要約】
【目的】 極めて簡単な入力操作により、複数の入出力
装置が使用される全ての汎用コンピュータ装置に対する
入出力用メモリ空間の割り付けが行える。 【構成】 操作入力によりコンピュータ装置２からデー
タ・バス２ａ上に出力された符号列データ群は、符号列
保持手段５に記憶保持される。この符号列データ群は、
符号列比較手段６により予め入出力装置に設定された符
号列データ群と比較される。アドレス保持手段８は、符
号列比較手段６から一致信号Ｓ５〜Ｓ７が入力している
時に、アドレス・バス２ｂ上のアドレスを書き込み、入
出力装置に対する入出力メモリ空間の割り付けを行う。
チップセレクト信号出力手段１１は、アドレス・バス２
ｂ上に出力される入出力用メモリ空間の全域のアドレス
のうち、アドレス保持手段８のアドレスと一致した時
に、チップセレクト信号Ｓ１１を出力する。
装置が使用される全ての汎用コンピュータ装置に対する
入出力用メモリ空間の割り付けが行える。 【構成】 操作入力によりコンピュータ装置２からデー
タ・バス２ａ上に出力された符号列データ群は、符号列
保持手段５に記憶保持される。この符号列データ群は、
符号列比較手段６により予め入出力装置に設定された符
号列データ群と比較される。アドレス保持手段８は、符
号列比較手段６から一致信号Ｓ５〜Ｓ７が入力している
時に、アドレス・バス２ｂ上のアドレスを書き込み、入
出力装置に対する入出力メモリ空間の割り付けを行う。
チップセレクト信号出力手段１１は、アドレス・バス２
ｂ上に出力される入出力用メモリ空間の全域のアドレス
のうち、アドレス保持手段８のアドレスと一致した時
に、チップセレクト信号Ｓ１１を出力する。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータ装置本体
に組み込んで使用される入出力装置のプログラマブルな
入出力用メモリ空間の割り付け方法及びその装置に関す
るものである。
に組み込んで使用される入出力装置のプログラマブルな
入出力用メモリ空間の割り付け方法及びその装置に関す
るものである。
【０００２】
【従来の技術】一般に、個人用、事務用または機械設備
用のコンピュータ装置では、コンピュータ装置本体の他
に、画像処理、通信処理、データ収集等のように特定用
途の機能を拡張する目的で、コンピュータ装置本体に組
み込んで使用する入出力装置が準備されている。この入
出力装置としては、システム・バス等が出力されるコン
ピュータ装置本体側に準備されたコネクタ部分の拡張ス
ロットに接続されるアダプタ・カードまたはＩ／Ｏボー
ド等が使用されていた。
用のコンピュータ装置では、コンピュータ装置本体の他
に、画像処理、通信処理、データ収集等のように特定用
途の機能を拡張する目的で、コンピュータ装置本体に組
み込んで使用する入出力装置が準備されている。この入
出力装置としては、システム・バス等が出力されるコン
ピュータ装置本体側に準備されたコネクタ部分の拡張ス
ロットに接続されるアダプタ・カードまたはＩ／Ｏボー
ド等が使用されていた。
【０００３】ところで、複数のアダプタ・カードを同一
のコンピュータ装置に組み込んで使用する場合、各々の
アダプタ・カードに対して別々の入出力用メモリ空間を
割り当てて運用するのが一般的であるが、その割り当て
方法としては、割り当てるメモリの空間を指定するため
のスイッチ、例えばディップスイッチを準備し、そのス
イッチの内容と、システム・バスに含まれるアドレス・
バスの内容とを比較して行う方法が一般的に行われてい
た。また、この際のスイッチの設定は、複数のアダプタ
・カードを組み込む際に、割り当てられるメモリ空間が
同一にならないように注意して行っていた。
のコンピュータ装置に組み込んで使用する場合、各々の
アダプタ・カードに対して別々の入出力用メモリ空間を
割り当てて運用するのが一般的であるが、その割り当て
方法としては、割り当てるメモリの空間を指定するため
のスイッチ、例えばディップスイッチを準備し、そのス
イッチの内容と、システム・バスに含まれるアドレス・
バスの内容とを比較して行う方法が一般的に行われてい
た。また、この際のスイッチの設定は、複数のアダプタ
・カードを組み込む際に、割り当てられるメモリ空間が
同一にならないように注意して行っていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
たアダプタ・カードの入出力用メモリ空間の割り当て域
を設定するスイッチは、スイッチの種類や設定方法等が
アダプタ・カード毎に独自であって、設定の際には解説
書を参照しながらの煩わしい操作が必要であった。例え
ば、既にアダプタ・カードを組み込んだコンピュータ装
置に、さらに別のアダプタ・カードを追加して組み込む
等、既に組み込み済みのアダプタ・カードのスイッチ設
定の解説書等が手元に無い等の理由で、追加するアダプ
タ・カードのスイッチ設定の方法が解らずに設定が行え
ないという不具合が生じることもあった。
たアダプタ・カードの入出力用メモリ空間の割り当て域
を設定するスイッチは、スイッチの種類や設定方法等が
アダプタ・カード毎に独自であって、設定の際には解説
書を参照しながらの煩わしい操作が必要であった。例え
ば、既にアダプタ・カードを組み込んだコンピュータ装
置に、さらに別のアダプタ・カードを追加して組み込む
等、既に組み込み済みのアダプタ・カードのスイッチ設
定の解説書等が手元に無い等の理由で、追加するアダプ
タ・カードのスイッチ設定の方法が解らずに設定が行え
ないという不具合が生じることもあった。
【０００５】また、アダプタ・カードのスイッチの設定
は、一般に安全性の理由から、コンピュータ装置の電源
を切った状態で行う必要があるため、コンピュータ装置
の電源を一度切ってアダプタ・カードのスイッチ設定を
行った後、コンピュータ装置の電源を再度投入してアダ
プタ・カードのスイッチの設定を確認し、もし間違って
いる場合には、この動作を繰り返して行う必要があるの
で、手間と時間のかかる煩雑な操作を伴い、極めて作業
効率が悪いという問題があった。
は、一般に安全性の理由から、コンピュータ装置の電源
を切った状態で行う必要があるため、コンピュータ装置
の電源を一度切ってアダプタ・カードのスイッチ設定を
行った後、コンピュータ装置の電源を再度投入してアダ
プタ・カードのスイッチの設定を確認し、もし間違って
いる場合には、この動作を繰り返して行う必要があるの
で、手間と時間のかかる煩雑な操作を伴い、極めて作業
効率が悪いという問題があった。
【０００６】そこで、上述した問題に対処すべく、スイ
ッチ等によらず、ソフトウエアによってプログラマブル
に入出力用メモリ空間の割り当てが可能な方法が望まれ
ていた。
ッチ等によらず、ソフトウエアによってプログラマブル
に入出力用メモリ空間の割り当てが可能な方法が望まれ
ていた。
【０００７】ところで、ソフトウエアによってプログラ
マブルに入出力用メモリ空間を割り当てる方法として
は、拡張スロット毎に特殊な制御線を設け、その制御線
が有効な動作状態にある場合にのみ、スイッチの設定と
同様の意味を持つように設けられたレジスタにデータを
書き込む提案がなされている。
マブルに入出力用メモリ空間を割り当てる方法として
は、拡張スロット毎に特殊な制御線を設け、その制御線
が有効な動作状態にある場合にのみ、スイッチの設定と
同様の意味を持つように設けられたレジスタにデータを
書き込む提案がなされている。
【０００８】しかしながら、上述した方法は、拡張スロ
ット毎に特殊な信号が割り当てられた一部のコンピュー
タ装置に対してのみ有効な方法であり、既に膨大な数が
普及している従来の全てのコンピュータ装置に対して使
用することができないという問題があった。
ット毎に特殊な信号が割り当てられた一部のコンピュー
タ装置に対してのみ有効な方法であり、既に膨大な数が
普及している従来の全てのコンピュータ装置に対して使
用することができないという問題があった。
【０００９】そこで、本発明は上述した問題点に鑑みて
なされたものであって、その目的は、極めて簡単な入力
操作により、複数の入出力装置（アダプタ・カード）が
使用される全ての汎用コンピュータ装置に対する入出力
用メモリ空間の割り付けを行うことが可能な入出力用メ
モリ空間の割り付け方法及びその装置を提供することに
ある。
なされたものであって、その目的は、極めて簡単な入力
操作により、複数の入出力装置（アダプタ・カード）が
使用される全ての汎用コンピュータ装置に対する入出力
用メモリ空間の割り付けを行うことが可能な入出力用メ
モリ空間の割り付け方法及びその装置を提供することに
ある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、請求項１による入出力用メモリ空間の割り付け方法
は、コンピュータ装置（２）に接続される複数の入出力
装置（３）を予め定められた範囲の入出力用メモリ空間
の中から選択的に割り付ける入出力用メモリ空間の割り
付け方法において、使用されるコンピュータ装置（２）
のシステム毎に一義的に決められた符号列データ（ＰＡ
ＳＳ１，２）と、複数の入出力装置の何れかによるシス
テム立ち上げ時の符号列データ（ＩＤ）とを組み合わせ
た符号列データ群を、割り付けを目的とする入出力装置
（３）の格納エリア（５Ａ〜５Ｃ）に対して書込んだ
後、予め入出力装置（３）に記憶された符号列データ群
と比較し、一致した場合にのみ格納エリア（８Ａ）に対
し当該入出力装置（３）に割り振られたアドレスを読み
込み保持することを特徴としている。
め、請求項１による入出力用メモリ空間の割り付け方法
は、コンピュータ装置（２）に接続される複数の入出力
装置（３）を予め定められた範囲の入出力用メモリ空間
の中から選択的に割り付ける入出力用メモリ空間の割り
付け方法において、使用されるコンピュータ装置（２）
のシステム毎に一義的に決められた符号列データ（ＰＡ
ＳＳ１，２）と、複数の入出力装置の何れかによるシス
テム立ち上げ時の符号列データ（ＩＤ）とを組み合わせ
た符号列データ群を、割り付けを目的とする入出力装置
（３）の格納エリア（５Ａ〜５Ｃ）に対して書込んだ
後、予め入出力装置（３）に記憶された符号列データ群
と比較し、一致した場合にのみ格納エリア（８Ａ）に対
し当該入出力装置（３）に割り振られたアドレスを読み
込み保持することを特徴としている。
【００１１】また、請求項２による入出力用メモリ空間
の割り付け装置は、コンピュータ装置（２）に接続され
る複数の入出力装置（３）を予め定められた範囲の入出
力用メモリ空間の中から選択的に割り付ける入出力用メ
モリ空間の割り付け装置において、操作入力により前記
コンピュータ装置（２）からデータ・バス（２ａ）上に
出力された前記コンピュータ装置（２）のシステム毎に
一義的に決められた符号列データ（ＰＡＳＳ１，２）
と、前記複数の入出力装置（３）の何れかによるシステ
ム立ち上げ時の符号列データ（ＩＤ）とを組み合わせた
符号列データ群を、入出力装置（３）の格納エリアに書
き込んで記憶保持する符号列保持手段（５Ａ〜５Ｃ）
と、該符号列保持手段（５）に記憶保持された符号列デ
ータ群と、予め入出力装置（３）に設定された符号列デ
ータ群とを比較して一致した時に、一致信号（Ｓ５〜
７）を出力する符号列比較手段（６Ａ〜６Ｃ）と、該符
号列比較手段（６Ａ〜６Ｃ）から一致信号（Ｓ５〜Ｓ
７）が入力している時に、前記コンピュータ装置（２）
からの読出信号（Ｓ８）のタイミングでアドレス・バス
（２ｂ）上のアドレスを書き込んで記憶保持するアドレ
ス保持手段（８）と、該アドレス保持手段（８）に記憶
保持されたアドレスと、前記アドレス・バス（２ｂ）上
に出力される入出力用メモリ空間の全域のアドレスとを
比較して一致した時に、当該入出力装置（３）のアドレ
スとして有効である旨を示すチップセレクト信号（Ｓ１
１）を出力するチップセレクト信号出力手段（１１）と
を備えたことを特徴としている。
の割り付け装置は、コンピュータ装置（２）に接続され
る複数の入出力装置（３）を予め定められた範囲の入出
力用メモリ空間の中から選択的に割り付ける入出力用メ
モリ空間の割り付け装置において、操作入力により前記
コンピュータ装置（２）からデータ・バス（２ａ）上に
出力された前記コンピュータ装置（２）のシステム毎に
一義的に決められた符号列データ（ＰＡＳＳ１，２）
と、前記複数の入出力装置（３）の何れかによるシステ
ム立ち上げ時の符号列データ（ＩＤ）とを組み合わせた
符号列データ群を、入出力装置（３）の格納エリアに書
き込んで記憶保持する符号列保持手段（５Ａ〜５Ｃ）
と、該符号列保持手段（５）に記憶保持された符号列デ
ータ群と、予め入出力装置（３）に設定された符号列デ
ータ群とを比較して一致した時に、一致信号（Ｓ５〜
７）を出力する符号列比較手段（６Ａ〜６Ｃ）と、該符
号列比較手段（６Ａ〜６Ｃ）から一致信号（Ｓ５〜Ｓ
７）が入力している時に、前記コンピュータ装置（２）
からの読出信号（Ｓ８）のタイミングでアドレス・バス
（２ｂ）上のアドレスを書き込んで記憶保持するアドレ
ス保持手段（８）と、該アドレス保持手段（８）に記憶
保持されたアドレスと、前記アドレス・バス（２ｂ）上
に出力される入出力用メモリ空間の全域のアドレスとを
比較して一致した時に、当該入出力装置（３）のアドレ
スとして有効である旨を示すチップセレクト信号（Ｓ１
１）を出力するチップセレクト信号出力手段（１１）と
を備えたことを特徴としている。
【００１２】さらに請求項３は、前記請求項１記載の入
出力装置（３）毎に割り当てる入出力用メモリ空間を指
定するスイッチ（３ａ）と、該スイッチ（３ａ）の内容
を有効にするための切替信号（Ｓ１０）を出力する切替
手段（９）と、該切替手段（９）からの切替信号（Ｓ１
０）を受け、前記スイッチ（３ａ）の内容と、前記アド
レス保持手段（８）に記憶保持されたアドレスとを比較
して一致した時に、その時のアドレスを前記チップセレ
クト信号出力手段（１１）に出力するアドレス比較手段
（１０）とを備えた構成である。
出力装置（３）毎に割り当てる入出力用メモリ空間を指
定するスイッチ（３ａ）と、該スイッチ（３ａ）の内容
を有効にするための切替信号（Ｓ１０）を出力する切替
手段（９）と、該切替手段（９）からの切替信号（Ｓ１
０）を受け、前記スイッチ（３ａ）の内容と、前記アド
レス保持手段（８）に記憶保持されたアドレスとを比較
して一致した時に、その時のアドレスを前記チップセレ
クト信号出力手段（１１）に出力するアドレス比較手段
（１０）とを備えた構成である。
【００１３】
【作用】コンピュータ装置２には、そのコンピュータ装
置２において使用可能な複数の入出力装置３が着脱自在
に接続される。コンピュータ装置２のシステム毎に一義
的に決められた符号列データと、複数の入出力装置の何
れかによるシステム立ち上げ時の符号列データとを組み
合わせた符号列データ群が操作入力されてコンピュータ
装置２からデータ・バス２ａ上に出力されると、符号列
保持手段５Ａ〜５Ｃは、データ・バス２ａ上の符号列デ
ータ群を記憶保持する。
置２において使用可能な複数の入出力装置３が着脱自在
に接続される。コンピュータ装置２のシステム毎に一義
的に決められた符号列データと、複数の入出力装置の何
れかによるシステム立ち上げ時の符号列データとを組み
合わせた符号列データ群が操作入力されてコンピュータ
装置２からデータ・バス２ａ上に出力されると、符号列
保持手段５Ａ〜５Ｃは、データ・バス２ａ上の符号列デ
ータ群を記憶保持する。
【００１４】符号列比較手段６Ａ〜６Ｃは、符号列保持
手段５Ａ〜５Ｃに記憶保持された符号列データ群と、予
め入出力装置３に設定された符号列データ群とを比較し
て一致した時に、一致信号Ｓ５〜Ｓ７を出力する。アド
レス保持手段８は、符号列比較手段６Ａ〜６Ｃから一致
信号Ｓ５〜Ｓ７が入力している時に、アドレス・バス２
ｂ上のアドレスを書き込んで記憶保持することにより、
この入出力装置３に対する入出力メモリ空間の割付けが
なされる。この後、チップセレクト信号出力手段１１
は、アドレス・バス２ｂ上に出力される入出力用メモリ
空間の全域のアドレスのうち、アドレス保持手段８に記
憶保持されたアドレスと一致した時に、その入出力装置
３のアドレスとして有効である旨を示すチップセレクト
信号Ｓ１１を出力する。
手段５Ａ〜５Ｃに記憶保持された符号列データ群と、予
め入出力装置３に設定された符号列データ群とを比較し
て一致した時に、一致信号Ｓ５〜Ｓ７を出力する。アド
レス保持手段８は、符号列比較手段６Ａ〜６Ｃから一致
信号Ｓ５〜Ｓ７が入力している時に、アドレス・バス２
ｂ上のアドレスを書き込んで記憶保持することにより、
この入出力装置３に対する入出力メモリ空間の割付けが
なされる。この後、チップセレクト信号出力手段１１
は、アドレス・バス２ｂ上に出力される入出力用メモリ
空間の全域のアドレスのうち、アドレス保持手段８に記
憶保持されたアドレスと一致した時に、その入出力装置
３のアドレスとして有効である旨を示すチップセレクト
信号Ｓ１１を出力する。
【００１５】また、スイッチ３ａにより入出力装置１毎
に割り当てる入出力用メモリ空間が指定され、切替手段
９よりスイッチ３ａの内容を有効にする切替信号Ｓ１０
がアドレス比較手段１０に入力すると、アドレス比較手
段１０は、スイッチ３ａの内容と、アドレス保持手段８
に記憶保持されたアドレスとを比較して一致した時に、
その時のアドレスをチップセレクト信号出力手段１１に
出力する。
に割り当てる入出力用メモリ空間が指定され、切替手段
９よりスイッチ３ａの内容を有効にする切替信号Ｓ１０
がアドレス比較手段１０に入力すると、アドレス比較手
段１０は、スイッチ３ａの内容と、アドレス保持手段８
に記憶保持されたアドレスとを比較して一致した時に、
その時のアドレスをチップセレクト信号出力手段１１に
出力する。
【００１６】
【実施例】図１は本発明による入出力用メモリ空間の割
り付け装置の一実施例を示すブロック図、図２は図１の
具体的回路構成を示す図、図３はコンピュータ装置とア
ダプタ・カードとの接続構成を示す図である。
り付け装置の一実施例を示すブロック図、図２は図１の
具体的回路構成を示す図、図３はコンピュータ装置とア
ダプタ・カードとの接続構成を示す図である。
【００１７】この実施例による入出力用メモリ空間の割
り付け装置１は、コンピュータ装置２に着脱自在に取り
付けられる入出力装置としてのアダプタ・カード３（３
Ａ，３Ｂ，…，３Ｎ）毎に設けられている。各アダプタ
・カード３には、アダプタ・カード３毎にコンピュータ
装置２の入出力用メモリ空間の割り付けを行う割り付け
回路１ａの他、メモリ空間割り付け時のアドレスをセレ
クトする際に操作されるディップスイッチ３ａと、シス
テム動作時に、画像処理、通信処理、データ収集等のア
ダプタ・カード３が有する機能（所定のデータ処理）を
行うデータ処理回路３ｂとを備えて構成されている。ま
た、各アダプタ・カード３は、図３に示すようにコンピ
ュータ装置２のシステム・バスに含まれるデータ・バス
２ａおよびアドレス・バス２ｂを介してコンピュータ装
置２と並列に接続されている。
り付け装置１は、コンピュータ装置２に着脱自在に取り
付けられる入出力装置としてのアダプタ・カード３（３
Ａ，３Ｂ，…，３Ｎ）毎に設けられている。各アダプタ
・カード３には、アダプタ・カード３毎にコンピュータ
装置２の入出力用メモリ空間の割り付けを行う割り付け
回路１ａの他、メモリ空間割り付け時のアドレスをセレ
クトする際に操作されるディップスイッチ３ａと、シス
テム動作時に、画像処理、通信処理、データ収集等のア
ダプタ・カード３が有する機能（所定のデータ処理）を
行うデータ処理回路３ｂとを備えて構成されている。ま
た、各アダプタ・カード３は、図３に示すようにコンピ
ュータ装置２のシステム・バスに含まれるデータ・バス
２ａおよびアドレス・バス２ｂを介してコンピュータ装
置２と並列に接続されている。
【００１８】さらに、各アダプタ・カード３に含まれる
割り付け装置１は、動作制御信号出力手段４、符号列保
持手段５、符号列比較手段６、書込信号出力手段７、ア
ドレス保持手段８、切替手段９、アドレス比較手段１
０、チップセレクト信号出力手段１１を備えて構成され
ている。
割り付け装置１は、動作制御信号出力手段４、符号列保
持手段５、符号列比較手段６、書込信号出力手段７、ア
ドレス保持手段８、切替手段９、アドレス比較手段１
０、チップセレクト信号出力手段１１を備えて構成され
ている。
【００１９】動作制御信号出力手段４は、例えば２つの
入力端子４ａ，４ｂを備えたＡＮＤ回路４Ａで構成さ
れ、一方の入力端子４ａには、入出力用メモリ空間の割
り付けを起動するためのイネーブル信号Ｓ１が入力して
いる。また、他方の入力端子４ｂには、符号列保持手段
５に保持された符号列データ群をリセットするためのリ
セット信号Ｓ２がコンピュータ装置２より入力してい
る。この入力端子４ｂは、アドレス保持手段８にも接続
されており、電源投入時にコンピュータ装置２よりリセ
ット信号Ｓ２：「０」が入力された時に、アドレス保持
手段８に保持されたアドレスをリセットしている。
入力端子４ａ，４ｂを備えたＡＮＤ回路４Ａで構成さ
れ、一方の入力端子４ａには、入出力用メモリ空間の割
り付けを起動するためのイネーブル信号Ｓ１が入力して
いる。また、他方の入力端子４ｂには、符号列保持手段
５に保持された符号列データ群をリセットするためのリ
セット信号Ｓ２がコンピュータ装置２より入力してい
る。この入力端子４ｂは、アドレス保持手段８にも接続
されており、電源投入時にコンピュータ装置２よりリセ
ット信号Ｓ２：「０」が入力された時に、アドレス保持
手段８に保持されたアドレスをリセットしている。
【００２０】さらに、出力端子４ｃは、符号列保持手段
５に接続されており、電源投入時にリセット信号Ｓ２：
「０」がコンピュータ装置２より入力されている状態
で、イネーブル信号Ｓ１：「０」が入力された時に、符
号列保持手段５に保持された符号列データ群がリセット
されて入出力用メモリ空間を割り付けるための動作が開
始される。
５に接続されており、電源投入時にリセット信号Ｓ２：
「０」がコンピュータ装置２より入力されている状態
で、イネーブル信号Ｓ１：「０」が入力された時に、符
号列保持手段５に保持された符号列データ群がリセット
されて入出力用メモリ空間を割り付けるための動作が開
始される。
【００２１】さらに説明すると、この動作制御信号出力
手段４では、複数のアダプタ・カード３Ａ〜３Ｎのうち
の対象となるアダプタ・カード（例えば２枚目であれば
３Ｂ）の入出力用メモリ空間の割り付けが終了した時点
で、イネーブル信号Ｓ１が「１」となり、割り付け動作
の禁止をかける動作禁止信号Ｓ３を符号列保持手段５に
出力して安全性の向上を図っている。
手段４では、複数のアダプタ・カード３Ａ〜３Ｎのうち
の対象となるアダプタ・カード（例えば２枚目であれば
３Ｂ）の入出力用メモリ空間の割り付けが終了した時点
で、イネーブル信号Ｓ１が「１」となり、割り付け動作
の禁止をかける動作禁止信号Ｓ３を符号列保持手段５に
出力して安全性の向上を図っている。
【００２２】符号列保持手段５は、例えばＤフリップフ
ロップによる３段のシフトレジスタ５Ａ，５Ｂ，５Ｃで
構成され、下段のレジスタ５ＡのＤ端子には、コンピュ
ータ装置２のデータ・バス２ａを介して所定ビット（例
えばｊ＋１ビット）の符号列データ群が入力している。
また、各レジスタ５Ａ，５Ｂ，５Ｃのクロック端子ＣＫ
には、コンピュータ装置２より下段のレジスタ５Ａに対
して符号列データ群を書き込むための書込信号Ｓ４（Ｉ
ＯＷＲ）が入力している。
ロップによる３段のシフトレジスタ５Ａ，５Ｂ，５Ｃで
構成され、下段のレジスタ５ＡのＤ端子には、コンピュ
ータ装置２のデータ・バス２ａを介して所定ビット（例
えばｊ＋１ビット）の符号列データ群が入力している。
また、各レジスタ５Ａ，５Ｂ，５Ｃのクロック端子ＣＫ
には、コンピュータ装置２より下段のレジスタ５Ａに対
して符号列データ群を書き込むための書込信号Ｓ４（Ｉ
ＯＷＲ）が入力している。
【００２３】ここで、符号列データ群は、使用されるコ
ンピュータ装置２のシステム毎に一義的に決められた２
つの固定符号列データＰＡＳＳ１，ＰＡＳＳ２と、シス
テムの立ち上げ毎に決められるアダプタ・カード３毎の
準固定符号列データＩＤの３つの符号列データの組み合
わせで構成されている。これら固定符号列データＰＡＳ
Ｓ１，ＰＡＳＳ２は、例えばアダプタ・カード３の製造
出荷時等に図示しない記憶部に予め固定して設定してお
くものであり、また準固定符号列データＩＤは、オペレ
ータにより図示しない記憶部に予め任意の符号で設定し
ておく。この固定符号列データＰＡＳＳ１，ＰＡＳＳ２
と、準固定符号列データＩＤは、入出力用メモリ空間の
割り付けを行う際に、オペレータによって外部からＰＡ
ＳＳ２，ＰＡＳＳ１，ＩＤの順に操作入力される。
ンピュータ装置２のシステム毎に一義的に決められた２
つの固定符号列データＰＡＳＳ１，ＰＡＳＳ２と、シス
テムの立ち上げ毎に決められるアダプタ・カード３毎の
準固定符号列データＩＤの３つの符号列データの組み合
わせで構成されている。これら固定符号列データＰＡＳ
Ｓ１，ＰＡＳＳ２は、例えばアダプタ・カード３の製造
出荷時等に図示しない記憶部に予め固定して設定してお
くものであり、また準固定符号列データＩＤは、オペレ
ータにより図示しない記憶部に予め任意の符号で設定し
ておく。この固定符号列データＰＡＳＳ１，ＰＡＳＳ２
と、準固定符号列データＩＤは、入出力用メモリ空間の
割り付けを行う際に、オペレータによって外部からＰＡ
ＳＳ２，ＰＡＳＳ１，ＩＤの順に操作入力される。
【００２４】これにより、下段のレジスタ５ＡのＤ端子
には、最初に固定符号列データＰＡＳＳ２が入力し、続
いて固定符号列データＰＡＳＳ１が入力し、最後に準固
定符号列データＩＤが入力する。そして、各符号列デー
タは、コンピュータ装置２からの書込信号Ｓ４が「０」
から「１」に変わる毎に、上位のレジスタへと順次シフ
トされ、最終的には、上段のレジスタ５Ｃに固定符号列
データＰＡＳＳ２が、中段のレジスタ５Ｂに固定符号列
データＰＡＳＳ１が、下段のレジスタ５Ａに準固定符号
列データＩＤが各々記憶保持される。
には、最初に固定符号列データＰＡＳＳ２が入力し、続
いて固定符号列データＰＡＳＳ１が入力し、最後に準固
定符号列データＩＤが入力する。そして、各符号列デー
タは、コンピュータ装置２からの書込信号Ｓ４が「０」
から「１」に変わる毎に、上位のレジスタへと順次シフ
トされ、最終的には、上段のレジスタ５Ｃに固定符号列
データＰＡＳＳ２が、中段のレジスタ５Ｂに固定符号列
データＰＡＳＳ１が、下段のレジスタ５Ａに準固定符号
列データＩＤが各々記憶保持される。
【００２５】符号列比較手段６は、符号列保持手段５の
各レジスタ５Ａ，５Ｂ，５Ｃに対応して３つのコンパレ
ータ６Ａ，６Ｂ，６Ｃを備えて構成されており、各コン
パレータ６Ａ，６Ｂ，６Ｃの一方の入力端子６ａには、
対応する符号列保持手段５Ａ，５Ｂ，５Ｃからの符号列
データが入力している。
各レジスタ５Ａ，５Ｂ，５Ｃに対応して３つのコンパレ
ータ６Ａ，６Ｂ，６Ｃを備えて構成されており、各コン
パレータ６Ａ，６Ｂ，６Ｃの一方の入力端子６ａには、
対応する符号列保持手段５Ａ，５Ｂ，５Ｃからの符号列
データが入力している。
【００２６】さらに説明すると、上段のレジスタ５Ｃと
対応するコンパレータ６Ｃの他方の入力端子６ｂには、
使用されるアダプタ・カード３の記憶部の固定符号列デ
ータＰＡＳＳ２が入力されており、この固定符号列デー
タＰＡＳＳ２と上段のレジスタ５Ｃより一方の入力端子
６ａに入力される符号列データとを比較して一致した時
に、書込信号出力手段７に一致信号Ｓ５：「０」を出力
している。
対応するコンパレータ６Ｃの他方の入力端子６ｂには、
使用されるアダプタ・カード３の記憶部の固定符号列デ
ータＰＡＳＳ２が入力されており、この固定符号列デー
タＰＡＳＳ２と上段のレジスタ５Ｃより一方の入力端子
６ａに入力される符号列データとを比較して一致した時
に、書込信号出力手段７に一致信号Ｓ５：「０」を出力
している。
【００２７】また、中段のレジスタ５Ｂと対応するコン
パレータ６Ｂの他方の入力端子６ｂには、使用されるア
ダプタ・カード３の記憶部の固定符号列データＰＡＳＳ
１が予め固定設定されており、この固定符号列データＰ
ＡＳＳ１と中段のレジスタ５Ｂより一方の入力端子６ａ
に入力される符号列データとを比較して一致した時に、
書込信号出力手段７に一致信号Ｓ６：「０」を出力して
いる。
パレータ６Ｂの他方の入力端子６ｂには、使用されるア
ダプタ・カード３の記憶部の固定符号列データＰＡＳＳ
１が予め固定設定されており、この固定符号列データＰ
ＡＳＳ１と中段のレジスタ５Ｂより一方の入力端子６ａ
に入力される符号列データとを比較して一致した時に、
書込信号出力手段７に一致信号Ｓ６：「０」を出力して
いる。
【００２８】さらに、下段のレジスタ５Ａと対応するコ
ンパレータ６Ａの他方の入力端子６ｂには、使用される
アダプタ・カード３の記憶部の準固定符号列データＩＤ
が予め固定設定されており、この準固定符号列データＩ
Ｄと下段のレジスタ５Ａより一方の入力端子６ａに入力
される符号列データとを比較して一致した時に、書込信
号出力手段７に一致信号Ｓ７：「０」を出力している。
ンパレータ６Ａの他方の入力端子６ｂには、使用される
アダプタ・カード３の記憶部の準固定符号列データＩＤ
が予め固定設定されており、この準固定符号列データＩ
Ｄと下段のレジスタ５Ａより一方の入力端子６ａに入力
される符号列データとを比較して一致した時に、書込信
号出力手段７に一致信号Ｓ７：「０」を出力している。
【００２９】書込信号出力手段７は、例えば４つの入力
端子７ａ，７ｂ，７ｃ，７ｄを備えたＡＮＤ回路７Ａで
構成され、３つの入力端子７ａ〜７ｃには、符号列比較
手段６の各コンパレータ６Ａ〜６Ｃからの一致信号Ｓ５
〜Ｓ７が入力しており、残りの入力端子７ｄには、コン
ピュータ装置２より読出信号Ｓ８（ＩＯＲＤ）が入力し
ている。そして、この書込信号出力手段７では、符号列
比較手段６の各コンパレータ６Ａ〜６Ｃより一致信号Ｓ
５〜Ｓ７：「０」が入力し、かつコンピュータ装置２よ
り読出信号Ｓ８：「１」が入力した時に、書込信号Ｓ
９：「１」をアドレス保持手段８に出力している。
端子７ａ，７ｂ，７ｃ，７ｄを備えたＡＮＤ回路７Ａで
構成され、３つの入力端子７ａ〜７ｃには、符号列比較
手段６の各コンパレータ６Ａ〜６Ｃからの一致信号Ｓ５
〜Ｓ７が入力しており、残りの入力端子７ｄには、コン
ピュータ装置２より読出信号Ｓ８（ＩＯＲＤ）が入力し
ている。そして、この書込信号出力手段７では、符号列
比較手段６の各コンパレータ６Ａ〜６Ｃより一致信号Ｓ
５〜Ｓ７：「０」が入力し、かつコンピュータ装置２よ
り読出信号Ｓ８：「１」が入力した時に、書込信号Ｓ
９：「１」をアドレス保持手段８に出力している。
【００３０】アドレス保持手段８は、例えばＤフリップ
フロップのレジスタ８Ａで構成され、Ｄ端子には、コン
ピュータ装置２のアドレス・バス２ｂを介して入出力用
メモリ空間のアドレスが入力されている。このアドレス
は、コンピュータ装置２で使用可能なアダプタ・カード
３毎に割り振られた状態で予めプログラム化されてアド
レス・バス２ｂ上に出力している。また、クロック端子
ＣＫには、書込信号出力手段７からの書込信号Ｓ８が入
力している。
フロップのレジスタ８Ａで構成され、Ｄ端子には、コン
ピュータ装置２のアドレス・バス２ｂを介して入出力用
メモリ空間のアドレスが入力されている。このアドレス
は、コンピュータ装置２で使用可能なアダプタ・カード
３毎に割り振られた状態で予めプログラム化されてアド
レス・バス２ｂ上に出力している。また、クロック端子
ＣＫには、書込信号出力手段７からの書込信号Ｓ８が入
力している。
【００３１】そして、このアドレス保持手段８では、動
作制御信号出力手段４からのリセット信号Ｓ２：「０」
によりその内容がリセットされている状態で、書込信号
出力手段７からの書込信号Ｓ９が「０」から「１」に変
わる毎に、アドレス・バス２ｂに出力されているアドレ
スのうち、そのアダプタ・カードに割り振られたアドレ
スをＤ端子より入力して書き込み記憶保持している。こ
のアドレスは、コンピュータ装置２側から得られるアド
レスであり、具体的には、アダプタ・カード３動作用の
プログラム中に設定されている。
作制御信号出力手段４からのリセット信号Ｓ２：「０」
によりその内容がリセットされている状態で、書込信号
出力手段７からの書込信号Ｓ９が「０」から「１」に変
わる毎に、アドレス・バス２ｂに出力されているアドレ
スのうち、そのアダプタ・カードに割り振られたアドレ
スをＤ端子より入力して書き込み記憶保持している。こ
のアドレスは、コンピュータ装置２側から得られるアド
レスであり、具体的には、アダプタ・カード３動作用の
プログラム中に設定されている。
【００３２】切替手段９は、例えばアダプタ・カード３
にスイッチとして配設されるか、プログラム化されてア
ダプタ・カード３またはコンピュータ装置２に設けら
れ、ディップスイッチ３ａの内容を有効にして従来通り
のディップスイッチ３ａによる入出力用メモリ空間の割
り付けを行うか否かの切替えを行っている。そして、デ
ィップスイッチ３ａによる入出力用メモリ空間の割り付
けを行う場合には、アドレス比較手段１０のＳ端子に切
替信号Ｓ１０：「１」を入力している。なお、Ｓ端子に
入力される切替信号Ｓ１０が「０」の状態では、アドレ
ス保持手段８に保持されたアドレスがそのままチップセ
レクト信号出力手段１１に入力される。
にスイッチとして配設されるか、プログラム化されてア
ダプタ・カード３またはコンピュータ装置２に設けら
れ、ディップスイッチ３ａの内容を有効にして従来通り
のディップスイッチ３ａによる入出力用メモリ空間の割
り付けを行うか否かの切替えを行っている。そして、デ
ィップスイッチ３ａによる入出力用メモリ空間の割り付
けを行う場合には、アドレス比較手段１０のＳ端子に切
替信号Ｓ１０：「１」を入力している。なお、Ｓ端子に
入力される切替信号Ｓ１０が「０」の状態では、アドレ
ス保持手段８に保持されたアドレスがそのままチップセ
レクト信号出力手段１１に入力される。
【００３３】アドレス比較手段１０は、コンパレータ１
０Ａによって構成され、一方の入力端子１０ａには、ア
ドレス保持手段８のレジスタ８Ａからのアドレスが入力
している。また、他方の入力端子１０ｂには、複数のア
ダプタ・カード３に割り当てられるメモリ空間が同一に
ならないように設定操作されるディップスイッチ３ａか
らの信号が入力している。そして、このアドレス比較手
段１０では、切替手段９よりＳ端子に切替信号Ｓ１０：
「１」が入力している状態で、ディップスイッチ３ａの
内容と、アドレス保持手段８に保持されたアドレスとを
比較して一致した時に、そのアドレスをチップセレクト
信号出力手段１１に出力している。
０Ａによって構成され、一方の入力端子１０ａには、ア
ドレス保持手段８のレジスタ８Ａからのアドレスが入力
している。また、他方の入力端子１０ｂには、複数のア
ダプタ・カード３に割り当てられるメモリ空間が同一に
ならないように設定操作されるディップスイッチ３ａか
らの信号が入力している。そして、このアドレス比較手
段１０では、切替手段９よりＳ端子に切替信号Ｓ１０：
「１」が入力している状態で、ディップスイッチ３ａの
内容と、アドレス保持手段８に保持されたアドレスとを
比較して一致した時に、そのアドレスをチップセレクト
信号出力手段１１に出力している。
【００３４】チップセレクト信号出力手段１１は、コン
パレータ１１Ａによって構成され、一方の入力端子１１
ａには、アドレス・バス２ｂを介してコンピュータ装置
２よりアドレスが入力している。また、他方の入力端子
１１ｂには、アドレス比較手段１０のコンパレータ１０
ＡのＱ端子より出力されるアドレスが入力している。そ
して、このチップセレクト信号出力手段１１では、両端
子１１ａ，１１ｂに入力したアドレスを比較して一致し
た時に、その入出力装置３のアドレスとして有効である
チップセレクト信号Ｓ１１を出力している。
パレータ１１Ａによって構成され、一方の入力端子１１
ａには、アドレス・バス２ｂを介してコンピュータ装置
２よりアドレスが入力している。また、他方の入力端子
１１ｂには、アドレス比較手段１０のコンパレータ１０
ＡのＱ端子より出力されるアドレスが入力している。そ
して、このチップセレクト信号出力手段１１では、両端
子１１ａ，１１ｂに入力したアドレスを比較して一致し
た時に、その入出力装置３のアドレスとして有効である
チップセレクト信号Ｓ１１を出力している。
【００３５】次に、上述した構成による入出力用メモリ
空間の割り付け方法について図４のフローチャート図お
よび図５のタイミングチャート図を用いて説明する。
空間の割り付け方法について図４のフローチャート図お
よび図５のタイミングチャート図を用いて説明する。
【００３６】まずアダプタ・カード３をコンピュータ装
置２の拡張スロットに組み込む。この後、電源が投入さ
れると、図５（ｄ）のイネーブル信号Ｓ１と図５（ｅ）
のリセット信号Ｓ２が「１」の状態で、アダプタ・カー
ド３は、まず入出力メモリ空間の割付けを行う。
置２の拡張スロットに組み込む。この後、電源が投入さ
れると、図５（ｄ）のイネーブル信号Ｓ１と図５（ｅ）
のリセット信号Ｓ２が「１」の状態で、アダプタ・カー
ド３は、まず入出力メモリ空間の割付けを行う。
【００３７】この割付け動作を説明すると、まず、コン
ピュータ装置２に対してＰＡＳＳ２（ｄａ），ＰＡＳＳ
１（ｄｂ），ＩＤ（ｄｃ）の順に符号列データがオペレ
ータによって操作入力されると（ＳＰ１）、符号列保持
手段５の下段のレジスタ５Ａには、コンピュータ装置２
からの図５（ｃ）の書込信号Ｓ４によって最初に固定符
号列データＰＡＳＳ２が書き込まれる。続いて固定符号
列データＰＡＳＳが書き込まれ、最後に準固定符号列デ
ータＩＤが書き込まれる。
ピュータ装置２に対してＰＡＳＳ２（ｄａ），ＰＡＳＳ
１（ｄｂ），ＩＤ（ｄｃ）の順に符号列データがオペレ
ータによって操作入力されると（ＳＰ１）、符号列保持
手段５の下段のレジスタ５Ａには、コンピュータ装置２
からの図５（ｃ）の書込信号Ｓ４によって最初に固定符
号列データＰＡＳＳ２が書き込まれる。続いて固定符号
列データＰＡＳＳが書き込まれ、最後に準固定符号列デ
ータＩＤが書き込まれる。
【００３８】この際、各符号列データは、書込信号Ｓ４
が「０」から「１」に変わる毎に、上位のレジスタへと
順次シフトされ、最終的には、上段のレジスタ５Ｃに固
定符号列データＰＡＳＳ２が、中段のレジスタ５Ｂに固
定符号列データＰＡＳＳ１が、下段のレジスタ５Ａに準
固定符号列データＩＤが書き込まれて記憶保持される
（ＳＰ２）。
が「０」から「１」に変わる毎に、上位のレジスタへと
順次シフトされ、最終的には、上段のレジスタ５Ｃに固
定符号列データＰＡＳＳ２が、中段のレジスタ５Ｂに固
定符号列データＰＡＳＳ１が、下段のレジスタ５Ａに準
固定符号列データＩＤが書き込まれて記憶保持される
（ＳＰ２）。
【００３９】次に、符号列比較手段６では、符号列保持
手段５の各レジスタ５Ａ〜５Ｃに対応して設けられた各
コンパレータ６Ａ〜６Ｃにおいて使用されるアダプタ・
カード３毎に予め記憶された符号列データとの設定比較
を行う（ＳＰ３）。すなわち、上段のコンパレータ６Ｃ
は、設定入力された固定符号列データＰＡＳＳ２と、上
段のレジスタ５Ｃからの符号列データとを比較して一致
した時に、書込信号出力手段７に図５（ｍ）の一致信号
Ｓ５：「０」を出力する。
手段５の各レジスタ５Ａ〜５Ｃに対応して設けられた各
コンパレータ６Ａ〜６Ｃにおいて使用されるアダプタ・
カード３毎に予め記憶された符号列データとの設定比較
を行う（ＳＰ３）。すなわち、上段のコンパレータ６Ｃ
は、設定入力された固定符号列データＰＡＳＳ２と、上
段のレジスタ５Ｃからの符号列データとを比較して一致
した時に、書込信号出力手段７に図５（ｍ）の一致信号
Ｓ５：「０」を出力する。
【００４０】また、中段のコンパレータ６Ｂは、設定入
力された固定符号列データＰＡＳＳ１と、中段のレジス
タ５Ｂからの符号列データとを比較して一致した時に、
書込信号出力手段７に図５（ｎ）の一致信号Ｓ６：
「０」を出力する。
力された固定符号列データＰＡＳＳ１と、中段のレジス
タ５Ｂからの符号列データとを比較して一致した時に、
書込信号出力手段７に図５（ｎ）の一致信号Ｓ６：
「０」を出力する。
【００４１】さらに、下段のコンパレータ６Ａは、設定
入力された準固定符号列データＩＤと、下段のレジスタ
５Ａからの符号列データとを比較して一致した時に、書
込信号出力手段７に図５（ｏ）の一致信号Ｓ７：「０」
を出力する。
入力された準固定符号列データＩＤと、下段のレジスタ
５Ａからの符号列データとを比較して一致した時に、書
込信号出力手段７に図５（ｏ）の一致信号Ｓ７：「０」
を出力する。
【００４２】次に、書込信号出力手段７では、符号列保
持手段６の全てのコンパレータ６Ａ〜６Ｃより一致信号
Ｓ５〜Ｓ７：「０」が入力し、かつコンピュータ装置２
より図５（ｉ）の読出信号Ｓ８が入力した時に、アドレ
ス保持手段８に図５（ｌ）の書込信号Ｓ９を出力する。
そして、この書込信号Ｓ９のタイミングでコンピュータ
装置２よりアドレス・バス２ｂに出力されているこのア
ダプタ・カード３に使用するアドレス（今回使用される
アダプタ・カードに対応したアドレスａａ）をアドレス
保持手段８に書き込む（ＳＰ４）。
持手段６の全てのコンパレータ６Ａ〜６Ｃより一致信号
Ｓ５〜Ｓ７：「０」が入力し、かつコンピュータ装置２
より図５（ｉ）の読出信号Ｓ８が入力した時に、アドレ
ス保持手段８に図５（ｌ）の書込信号Ｓ９を出力する。
そして、この書込信号Ｓ９のタイミングでコンピュータ
装置２よりアドレス・バス２ｂに出力されているこのア
ダプタ・カード３に使用するアドレス（今回使用される
アダプタ・カードに対応したアドレスａａ）をアドレス
保持手段８に書き込む（ＳＰ４）。
【００４３】上記動作により、このアダプタ・カード３
の割り付け装置１に対する入出力用メモリ空間の割付け
が設定されたことになる。この後、切替手段９のＳ端子
に入力される図５（ｊ）の切替信号Ｓ１０が「０」であ
れば、アドレス保持手段８に保持されたアドレスがその
ままチップセレクト信号出力手段１１に入力され、アド
レス・バス２ｂに出力されている入出力用メモリ空間の
アドレス（アドレス・バス２ｂ上には入出力用メモリ空
間の全域のアドレスが出力される）と比較して一致すれ
ば、そのアドレスがこのアダプタ・カード３に有効であ
る旨を示す図５（ｋ）のチップセレクト信号Ｓ１１を出
力する（ＳＰ５）。これにより、コンピュータ装置２か
ら該割り付けられた入出力用メモリ空間に相当するアド
レスが出力される毎に、アダプタ・カード３のデータ処
理回路３ｂが動作するものである。
の割り付け装置１に対する入出力用メモリ空間の割付け
が設定されたことになる。この後、切替手段９のＳ端子
に入力される図５（ｊ）の切替信号Ｓ１０が「０」であ
れば、アドレス保持手段８に保持されたアドレスがその
ままチップセレクト信号出力手段１１に入力され、アド
レス・バス２ｂに出力されている入出力用メモリ空間の
アドレス（アドレス・バス２ｂ上には入出力用メモリ空
間の全域のアドレスが出力される）と比較して一致すれ
ば、そのアドレスがこのアダプタ・カード３に有効であ
る旨を示す図５（ｋ）のチップセレクト信号Ｓ１１を出
力する（ＳＰ５）。これにより、コンピュータ装置２か
ら該割り付けられた入出力用メモリ空間に相当するアド
レスが出力される毎に、アダプタ・カード３のデータ処
理回路３ｂが動作するものである。
【００４４】一方、切替手段９のＳ端子に入力される図
５（ｊ）の切替信号Ｓ１０が「１」であれば、アドレス
比較手段１０において、図５（ｐ）のディップスイッチ
３ａの内容（ａｅ）と、アドレス保持手段８に保持され
たアドレスとを比較する。そして、両者のデータが一致
した時に、その時のアドレスがチップセレクト信号出力
手段１１に入力され、アドレス・バス２ｂに出力されて
いるアドレスと比較して一致すれば、そのアドレスがこ
のアダプタ・カード３に有効である旨を示す図５（ｋ）
のチップセレクト信号Ｓ１１を出力する。
５（ｊ）の切替信号Ｓ１０が「１」であれば、アドレス
比較手段１０において、図５（ｐ）のディップスイッチ
３ａの内容（ａｅ）と、アドレス保持手段８に保持され
たアドレスとを比較する。そして、両者のデータが一致
した時に、その時のアドレスがチップセレクト信号出力
手段１１に入力され、アドレス・バス２ｂに出力されて
いるアドレスと比較して一致すれば、そのアドレスがこ
のアダプタ・カード３に有効である旨を示す図５（ｋ）
のチップセレクト信号Ｓ１１を出力する。
【００４５】そして、チップセレクト信号Ｓ１１が出力
されると、符号列保持手段５の下段のレジスタ５Ａに
は、固定符号列データＰＡＳＳ２とは異なる符号列デー
タが書き込まれ、符号列保持手段５に保持されている符
号列データが破壊され、不正使用を防止でき、また誤っ
た入力による起動についても防止できる。
されると、符号列保持手段５の下段のレジスタ５Ａに
は、固定符号列データＰＡＳＳ２とは異なる符号列デー
タが書き込まれ、符号列保持手段５に保持されている符
号列データが破壊され、不正使用を防止でき、また誤っ
た入力による起動についても防止できる。
【００４６】また、符号列データが破壊されて動作制御
信号出力手段４におけるイネーブル信号Ｓ１が「１」か
ら「０」に切り替わると、符号列保持手段５の各レジス
タ５Ａ〜５Ｃに記憶保持された符号列データがリセット
される。
信号出力手段４におけるイネーブル信号Ｓ１が「１」か
ら「０」に切り替わると、符号列保持手段５の各レジス
タ５Ａ〜５Ｃに記憶保持された符号列データがリセット
される。
【００４７】なお、チップセレクト信号Ｓ１１の出力に
より、下段のレジスタ５Ａに固定符号列データＰＡＳＳ
２と異なる符号列データが書き込まれるまでの間、つま
り、符号列保持手段５の上段のレジスタ５ＣよりＰＡＳ
Ｓ２，ＰＡＳＳ１，ＩＤの順で符号列データが保持され
ている間は、書込信号Ｓ９のタイミングでアドレス保持
手段８に対するアドレスの書込みを何度でも行うことが
できる。
より、下段のレジスタ５Ａに固定符号列データＰＡＳＳ
２と異なる符号列データが書き込まれるまでの間、つま
り、符号列保持手段５の上段のレジスタ５ＣよりＰＡＳ
Ｓ２，ＰＡＳＳ１，ＩＤの順で符号列データが保持され
ている間は、書込信号Ｓ９のタイミングでアドレス保持
手段８に対するアドレスの書込みを何度でも行うことが
できる。
【００４８】従って、上述した実施例では、予めシステ
ム毎に一義的に決められた２つの固定符号列データＰＡ
ＳＳ１，ＰＡＳＳ２と、システムの立ち上げ毎に決めら
れるアダプタ・カード３毎の準固定符号列データＩＤと
の組み合わせによる符号列データをコンピュータ装置に
入力して割り付けを目的とするアダプタ・カードの入出
力用メモリ空間に連続的に書込み、この書き込まれた符
号列データと、アダプタ・カード３に予め記憶設定され
た符号列データとを比較して一致した時に、コンピュー
タ装置２からの読出信号Ｓ８に基づいて同一の入出力用
メモリ空間に対してアドレスの読み込みを一度以上行っ
ているので、従来のような解説書を参照しながらの手間
と時間のかかる煩雑な操作が不要で、極めて簡単な入力
操作により、複数のアダプタ・カードが使用される全て
の汎用コンピュータ装置に対する入出力用メモリ空間の
割り付けを行うことができ、従来に比べて作業効率の向
上を図ることができる。
ム毎に一義的に決められた２つの固定符号列データＰＡ
ＳＳ１，ＰＡＳＳ２と、システムの立ち上げ毎に決めら
れるアダプタ・カード３毎の準固定符号列データＩＤと
の組み合わせによる符号列データをコンピュータ装置に
入力して割り付けを目的とするアダプタ・カードの入出
力用メモリ空間に連続的に書込み、この書き込まれた符
号列データと、アダプタ・カード３に予め記憶設定され
た符号列データとを比較して一致した時に、コンピュー
タ装置２からの読出信号Ｓ８に基づいて同一の入出力用
メモリ空間に対してアドレスの読み込みを一度以上行っ
ているので、従来のような解説書を参照しながらの手間
と時間のかかる煩雑な操作が不要で、極めて簡単な入力
操作により、複数のアダプタ・カードが使用される全て
の汎用コンピュータ装置に対する入出力用メモリ空間の
割り付けを行うことができ、従来に比べて作業効率の向
上を図ることができる。
【００４９】また、切替手段によって選択的な切替えが
可能な従来のディップスイッチも備えた構成なので、シ
ステム立ち上げの前後に依らずに、逐次切り替えてディ
ップスイッチによる入出力メモリ空間の割り付けも行う
ことができる。
可能な従来のディップスイッチも備えた構成なので、シ
ステム立ち上げの前後に依らずに、逐次切り替えてディ
ップスイッチによる入出力メモリ空間の割り付けも行う
ことができる。
【００５０】ところで、上述した実施例では、操作入力
される符号列データがＰＡＳＳ１，ＰＡＳＳ２，ＩＤの
３つの場合を例にとって説明したが、その数に限定され
るものではない。例えば図２の５Ａ〜５Ｃを５Ａ〜５Ｅ
に増やせば、ＰＡＳＳ１，ＰＡＳＳ２，ＰＡＳＳ３，Ｉ
Ｄ１，ＩＤ２のように、符号列の長さを変更して、上述
した実施例と同様の機能を果たすことができる。
される符号列データがＰＡＳＳ１，ＰＡＳＳ２，ＩＤの
３つの場合を例にとって説明したが、その数に限定され
るものではない。例えば図２の５Ａ〜５Ｃを５Ａ〜５Ｅ
に増やせば、ＰＡＳＳ１，ＰＡＳＳ２，ＰＡＳＳ３，Ｉ
Ｄ１，ＩＤ２のように、符号列の長さを変更して、上述
した実施例と同様の機能を果たすことができる。
【００５１】
【発明の効果】以上説明したように、本発明の請求項１
の入出力用メモリ空間の割り付け方法および請求項２の
入出力用メモリ空間の割り付け装置によれば、極めて簡
単な入力操作のみで、複数のアダプタ・カードが使用さ
れる全ての汎用のコンピュータ装置に対する入出力用メ
モリ空間の割り付けを確実かつ容易に行うことがことが
できる。また、前記入力操作は、予め設定しておいた符
号列データ群をコンピュータ装置本体側からプログラマ
ブルに行う構成であるため、コンピュータ装置本体自体
を特別に構成せずとも、割付けの設定作業を極めて簡単
に行え、その割付けの変更も容易に行える。また、本発
明の請求項３の入出力用メモリ空間の割り付け装置によ
れば、システム立ち上げの前後に依らずに、逐次切り替
えて従来通りのスイッチによる入出力メモリ空間の割り
付けも行うことができる。
の入出力用メモリ空間の割り付け方法および請求項２の
入出力用メモリ空間の割り付け装置によれば、極めて簡
単な入力操作のみで、複数のアダプタ・カードが使用さ
れる全ての汎用のコンピュータ装置に対する入出力用メ
モリ空間の割り付けを確実かつ容易に行うことがことが
できる。また、前記入力操作は、予め設定しておいた符
号列データ群をコンピュータ装置本体側からプログラマ
ブルに行う構成であるため、コンピュータ装置本体自体
を特別に構成せずとも、割付けの設定作業を極めて簡単
に行え、その割付けの変更も容易に行える。また、本発
明の請求項３の入出力用メモリ空間の割り付け装置によ
れば、システム立ち上げの前後に依らずに、逐次切り替
えて従来通りのスイッチによる入出力メモリ空間の割り
付けも行うことができる。
【図１】本発明による入出力用メモリ空間の割り付け装
置の一実施例を示すブロック構成図
置の一実施例を示すブロック構成図
【図２】図１の具体的回路構成を示す図
【図３】コンピュータ装置とアダプタ・カードとの接続
構成を示す図
構成を示す図
【図４】本発明による割り付け装置の動作を示すフロー
チャート図
チャート図
【図５】同割り付け装置のタイミングチャート図
１…割り付け装置、２…コンピュータ装置、３（３Ａ〜
３Ｎ）…アダプタ・カード（入出力装置）、４…動作制
御信号出力手段、５…符号列保持手段、６…符号列比較
手段、７…書込信号出力手段、８…アドレス保持手段、
９…切替手段、１０…アドレス比較手段、１１…チップ
セレクト信号出力手段、Ｓ１…イネーブル信号、Ｓ２…
リセット信号、Ｓ３…動作禁止信号、Ｓ４…書込信号、
Ｓ５，Ｓ６，Ｓ７…一致信号、Ｓ８…読出信号、Ｓ９…
書込信号、Ｓ１０…切替信号、Ｓ１１…チップセレクト
信号。
３Ｎ）…アダプタ・カード（入出力装置）、４…動作制
御信号出力手段、５…符号列保持手段、６…符号列比較
手段、７…書込信号出力手段、８…アドレス保持手段、
９…切替手段、１０…アドレス比較手段、１１…チップ
セレクト信号出力手段、Ｓ１…イネーブル信号、Ｓ２…
リセット信号、Ｓ３…動作禁止信号、Ｓ４…書込信号、
Ｓ５，Ｓ６，Ｓ７…一致信号、Ｓ８…読出信号、Ｓ９…
書込信号、Ｓ１０…切替信号、Ｓ１１…チップセレクト
信号。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年５月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 入出力用メモリ空間の割り付け方法及
びその装置
びその装置
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、コンピュータ装置本体
に組み込んで使用される入出力装置のプログラマブルな
入出力用メモリ空間の割り付け方法及びその装置に関す
るものである。
に組み込んで使用される入出力装置のプログラマブルな
入出力用メモリ空間の割り付け方法及びその装置に関す
るものである。
【０００２】
【従来の技術】一般に、個人用、事務用または機械設備
用のコンピュータ装置では、コンピュータ装置本体の他
に、画像処理、通信処理、データ収集等のように特定用
途の機能を拡張する目的で、コンピュータ装置本体に組
み込んで使用する入出力装置が準備されている。この入
出力装置としては、システム・バス等が出力されるコン
ピュータ装置本体側に準備されたコネクタ部分の拡張ス
ロットに接続されるアダプタ・カードまたはＩ／Ｏボー
ド等が使用されていた。
用のコンピュータ装置では、コンピュータ装置本体の他
に、画像処理、通信処理、データ収集等のように特定用
途の機能を拡張する目的で、コンピュータ装置本体に組
み込んで使用する入出力装置が準備されている。この入
出力装置としては、システム・バス等が出力されるコン
ピュータ装置本体側に準備されたコネクタ部分の拡張ス
ロットに接続されるアダプタ・カードまたはＩ／Ｏボー
ド等が使用されていた。
【０００３】ところで、複数のアダプタ・カードを同一
のコンピュータ装置に組み込んで使用する場合、各々の
アダプタ・カードに対して別々の入出力用メモリ空間を
割り当てて運用するのが一般的であるが、その割り当て
方法としては、割り当てるメモリの空間を指定するため
のスイッチ、例えばディップスイッチを準備し、そのス
イッチの内容と、システム・バスに含まれるアドレス・
バスの内容とを比較して行う方法が一般的に行われてい
た。また、この際のスイッチの設定は、複数のアダプタ
・カードを組み込む際に、割り当てられるメモリ空間が
同一にならないように注意して行っていた。
のコンピュータ装置に組み込んで使用する場合、各々の
アダプタ・カードに対して別々の入出力用メモリ空間を
割り当てて運用するのが一般的であるが、その割り当て
方法としては、割り当てるメモリの空間を指定するため
のスイッチ、例えばディップスイッチを準備し、そのス
イッチの内容と、システム・バスに含まれるアドレス・
バスの内容とを比較して行う方法が一般的に行われてい
た。また、この際のスイッチの設定は、複数のアダプタ
・カードを組み込む際に、割り当てられるメモリ空間が
同一にならないように注意して行っていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
たアダプタ・カードの入出力用メモリ空間の割り当て域
を設定するスイッチは、スイッチの種類や設定方法等が
アダプタ・カード毎に独自であって、設定の際には解説
書を参照しながらの煩わしい操作が必要であった。例え
ば、既にアダプタ・カードを組み込んだコンピュータ装
置に、さらに別のアダプタ・カードを追加して組み込む
等、既に組み込み済みのアダプタ・カードのスイッチ設
定の解説書等が手元に無い等の理由で、追加するアダプ
タ・カードのスイッチ設定の方法が解らずに設定が行え
ないという不具合が生じることもあった。
たアダプタ・カードの入出力用メモリ空間の割り当て域
を設定するスイッチは、スイッチの種類や設定方法等が
アダプタ・カード毎に独自であって、設定の際には解説
書を参照しながらの煩わしい操作が必要であった。例え
ば、既にアダプタ・カードを組み込んだコンピュータ装
置に、さらに別のアダプタ・カードを追加して組み込む
等、既に組み込み済みのアダプタ・カードのスイッチ設
定の解説書等が手元に無い等の理由で、追加するアダプ
タ・カードのスイッチ設定の方法が解らずに設定が行え
ないという不具合が生じることもあった。
【０００５】また、アダプタ・カードのスイッチの設定
は、一般に安全性の理由から、コンピュータ装置の電源
を切った状態で行う必要があるため、コンピュータ装置
の電源を一度切ってアダプタ・カードのスイッチ設定を
行った後、コンピュータ装置の電源を再度投入してアダ
プタ・カードのスイッチの設定を確認し、もし間違って
いる場合には、この動作を繰り返して行う必要があるの
で、手間と時間のかかる煩雑な操作を伴い、極めて作業
効率が悪いという問題があった。
は、一般に安全性の理由から、コンピュータ装置の電源
を切った状態で行う必要があるため、コンピュータ装置
の電源を一度切ってアダプタ・カードのスイッチ設定を
行った後、コンピュータ装置の電源を再度投入してアダ
プタ・カードのスイッチの設定を確認し、もし間違って
いる場合には、この動作を繰り返して行う必要があるの
で、手間と時間のかかる煩雑な操作を伴い、極めて作業
効率が悪いという問題があった。
【０００６】そこで、上述した問題に対処すべく、スイ
ッチ等によらず、ソフトウエアによってプログラマブル
に入出力用メモリ空間の割り当てが可能な方法が望まれ
ていた。
ッチ等によらず、ソフトウエアによってプログラマブル
に入出力用メモリ空間の割り当てが可能な方法が望まれ
ていた。
【０００７】ところで、ソフトウエアによってプログラ
マブルに入出力用メモリ空間を割り当てる方法として
は、拡張スロット毎に特殊な制御線を設け、その制御線
が有効な動作状態にある場合にのみ、スイッチの設定と
同様の意味を持つように設けられたレジスタにデータを
書き込む提案がなされている。
マブルに入出力用メモリ空間を割り当てる方法として
は、拡張スロット毎に特殊な制御線を設け、その制御線
が有効な動作状態にある場合にのみ、スイッチの設定と
同様の意味を持つように設けられたレジスタにデータを
書き込む提案がなされている。
【０００８】しかしながら、上述した方法は、拡張スロ
ット毎に特殊な信号が割り当てられた一部のコンピュー
タ装置に対してのみ有効な方法であり、既に膨大な数が
普及している従来の全てのコンピュータ装置に対して使
用することができないという問題があった。
ット毎に特殊な信号が割り当てられた一部のコンピュー
タ装置に対してのみ有効な方法であり、既に膨大な数が
普及している従来の全てのコンピュータ装置に対して使
用することができないという問題があった。
【０００９】そこで、本発明は上述した問題点に鑑みて
なされたものであって、その目的は、極めて簡単な入力
操作により、複数の入出力装置（アダプタ・カード）が
使用される全ての汎用コンピュータ装置に対する入出力
用メモリ空間の割り付けを行うことが可能な入出力用メ
モリ空間の割り付け方法及びその装置を提供することに
ある。
なされたものであって、その目的は、極めて簡単な入力
操作により、複数の入出力装置（アダプタ・カード）が
使用される全ての汎用コンピュータ装置に対する入出力
用メモリ空間の割り付けを行うことが可能な入出力用メ
モリ空間の割り付け方法及びその装置を提供することに
ある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、請求項１による入出力用メモリ空間の割り付け方法
は、コンピュータ装置（２）に接続される複数の入出力
装置（３）を予め定められた範囲の入出力用メモリ空間
の中から選択的に割り付ける入出力用メモリ空間の割り
付け方法において、使用されるコンピュータ装置（２）
のシステム毎に一義的に決められた符号列データ（ＰＡ
ＳＳ１，２）と、複数の入出力装置の何れかによるシス
テム立ち上げ時の符号列データ（ＩＤ）とを組み合わせ
た符号列データ群を、割り付けを目的とする入出力装置
（３）の格納エリア（５Ａ〜５Ｃ）に対して書込んだ
後、予め入出力装置（３）に記憶された符号列データ群
と比較し、一致した場合にのみ格納エリア（８Ａ）に対
し当該入出力装置（３）に割り振られたアドレスを読み
込み保持することを特徴としている。
め、請求項１による入出力用メモリ空間の割り付け方法
は、コンピュータ装置（２）に接続される複数の入出力
装置（３）を予め定められた範囲の入出力用メモリ空間
の中から選択的に割り付ける入出力用メモリ空間の割り
付け方法において、使用されるコンピュータ装置（２）
のシステム毎に一義的に決められた符号列データ（ＰＡ
ＳＳ１，２）と、複数の入出力装置の何れかによるシス
テム立ち上げ時の符号列データ（ＩＤ）とを組み合わせ
た符号列データ群を、割り付けを目的とする入出力装置
（３）の格納エリア（５Ａ〜５Ｃ）に対して書込んだ
後、予め入出力装置（３）に記憶された符号列データ群
と比較し、一致した場合にのみ格納エリア（８Ａ）に対
し当該入出力装置（３）に割り振られたアドレスを読み
込み保持することを特徴としている。
【００１１】また、請求項２による入出力用メモリ空間
の割り付け装置は、コンピュータ装置（２）に接続され
る複数の入出力装置（３）を予め定められた範囲の入出
力用メモリ空間の中から選択的に割り付ける入出力用メ
モリ空間の割り付け装置において、操作入力により前記
コンピュータ装置（２）からデータ・バス（２ａ）上に
出力された前記コンピュータ装置（２）のシステム毎に
一義的に決められた符号列データ（ＰＡＳＳ１，２）
と、前記複数の入出力装置（３）の何れかによるシステ
ム立ち上げ時の符号列データ（ＩＤ）とを組み合わせた
符号列データ群を、入出力装置（３）の格納エリアに書
き込んで記憶保持する符号列保持手段（５Ａ〜５Ｃ）
と、該符号列保持手段（５）に記憶保持された符号列デ
ータ群と、予め入出力装置（３）に設定された符号列デ
ータ群とを比較して一致した時に、一致信号（Ｓ５〜
７）を出力する符号列比較手段（６Ａ〜６Ｃ）と、該符
号列比較手段（６Ａ〜６Ｃ）から一致信号（Ｓ５〜Ｓ
７）が入力している時に、前記コンピュータ装置（２）
からの読出信号（Ｓ８）のタイミングでアドレス・バス
（２ｂ）上のアドレスを書き込んで記憶保持するアドレ
ス保持手段（８）と、該アドレス保持手段（８）に記憶
保持されたアドレスと、前記アドレス・バス（２ｂ）上
に出力される入出力用メモリ空間の全域のアドレスとを
比較して一致した時に、当該入出力装置（３）のアドレ
スとして有効である旨を示すチップセレクト信号（Ｓ１
１）を出力するアドレス比較手段（１１）とを備えたこ
とを特徴としている。
の割り付け装置は、コンピュータ装置（２）に接続され
る複数の入出力装置（３）を予め定められた範囲の入出
力用メモリ空間の中から選択的に割り付ける入出力用メ
モリ空間の割り付け装置において、操作入力により前記
コンピュータ装置（２）からデータ・バス（２ａ）上に
出力された前記コンピュータ装置（２）のシステム毎に
一義的に決められた符号列データ（ＰＡＳＳ１，２）
と、前記複数の入出力装置（３）の何れかによるシステ
ム立ち上げ時の符号列データ（ＩＤ）とを組み合わせた
符号列データ群を、入出力装置（３）の格納エリアに書
き込んで記憶保持する符号列保持手段（５Ａ〜５Ｃ）
と、該符号列保持手段（５）に記憶保持された符号列デ
ータ群と、予め入出力装置（３）に設定された符号列デ
ータ群とを比較して一致した時に、一致信号（Ｓ５〜
７）を出力する符号列比較手段（６Ａ〜６Ｃ）と、該符
号列比較手段（６Ａ〜６Ｃ）から一致信号（Ｓ５〜Ｓ
７）が入力している時に、前記コンピュータ装置（２）
からの読出信号（Ｓ８）のタイミングでアドレス・バス
（２ｂ）上のアドレスを書き込んで記憶保持するアドレ
ス保持手段（８）と、該アドレス保持手段（８）に記憶
保持されたアドレスと、前記アドレス・バス（２ｂ）上
に出力される入出力用メモリ空間の全域のアドレスとを
比較して一致した時に、当該入出力装置（３）のアドレ
スとして有効である旨を示すチップセレクト信号（Ｓ１
１）を出力するアドレス比較手段（１１）とを備えたこ
とを特徴としている。
【００１２】さらに請求項３は、前記請求項１記載の入
出力装置（３）毎に割り当てる入出力用メモリ空間を指
定するスイッチ（３ａ）と、該スイッチ（３ａ）の内容
を有効にするための切替信号（Ｓ１０）を出力する切替
手段（９）と、該切替手段（９）からの切替信号（Ｓ１
０）を受け、前記スイッチ（３ａ）の内容と、前記アド
レス保持手段（８）に記憶保持されたアドレスとを比較
して一致した時に、その時のアドレスを前記アドレス比
較手段（１１）に出力するアドレス切換手段（１０）と
を備えた構成である。
出力装置（３）毎に割り当てる入出力用メモリ空間を指
定するスイッチ（３ａ）と、該スイッチ（３ａ）の内容
を有効にするための切替信号（Ｓ１０）を出力する切替
手段（９）と、該切替手段（９）からの切替信号（Ｓ１
０）を受け、前記スイッチ（３ａ）の内容と、前記アド
レス保持手段（８）に記憶保持されたアドレスとを比較
して一致した時に、その時のアドレスを前記アドレス比
較手段（１１）に出力するアドレス切換手段（１０）と
を備えた構成である。
【００１３】
【作用】コンピュータ装置２には、そのコンピュータ装
置２において使用可能な複数の入出力装置３が着脱自在
に接続される。コンピュータ装置２のシステム毎に一義
的に決められた符号列データと、複数の入出力装置の何
れかによるシステム立ち上げ時の符号列データとを組み
合わせた符号列データ群が操作入力されてコンピュータ
装置２からデータ・バス２ａ上に出力されると、符号列
保持手段５Ａ〜５Ｃは、データ・バス２ａ上の符号列デ
ータ群を記憶保持する。
置２において使用可能な複数の入出力装置３が着脱自在
に接続される。コンピュータ装置２のシステム毎に一義
的に決められた符号列データと、複数の入出力装置の何
れかによるシステム立ち上げ時の符号列データとを組み
合わせた符号列データ群が操作入力されてコンピュータ
装置２からデータ・バス２ａ上に出力されると、符号列
保持手段５Ａ〜５Ｃは、データ・バス２ａ上の符号列デ
ータ群を記憶保持する。
【００１４】符号列比較手段６Ａ〜６Ｃは、符号列保持
手段５Ａ〜５Ｃに記憶保持された符号列データ群と、予
め入出力装置３に設定された符号列データ群とを比較し
て一致した時に、一致信号Ｓ５〜Ｓ７を出力する。アド
レス保持手段８は、符号列比較手段６Ａ〜６Ｃから一致
信号Ｓ５〜Ｓ７が入力している時に、アドレス・バス２
ｂ上のアドレスを書き込んで記憶保持することにより、
この入出力装置３に対する入出力用メモリ空間の割付け
がなされる。この後、アドレス比較手段１１は、アドレ
ス・バス２ｂ上に出力される入出力用メモリ空間の全域
のアドレスのうち、アドレス保持手段８に記憶保持され
たアドレスと一致した時に、その入出力装置３のアドレ
スとして有効である旨を示すチップセレクト信号Ｓ１１
を出力する。
手段５Ａ〜５Ｃに記憶保持された符号列データ群と、予
め入出力装置３に設定された符号列データ群とを比較し
て一致した時に、一致信号Ｓ５〜Ｓ７を出力する。アド
レス保持手段８は、符号列比較手段６Ａ〜６Ｃから一致
信号Ｓ５〜Ｓ７が入力している時に、アドレス・バス２
ｂ上のアドレスを書き込んで記憶保持することにより、
この入出力装置３に対する入出力用メモリ空間の割付け
がなされる。この後、アドレス比較手段１１は、アドレ
ス・バス２ｂ上に出力される入出力用メモリ空間の全域
のアドレスのうち、アドレス保持手段８に記憶保持され
たアドレスと一致した時に、その入出力装置３のアドレ
スとして有効である旨を示すチップセレクト信号Ｓ１１
を出力する。
【００１５】また、スイッチ３ａにより入出力装置１毎
に割り当てる入出力用メモリ空間が指定され、切替手段
９よりスイッチ３ａの内容を有効にする切替信号Ｓ１０
がアドレス切換手段１０に入力すると、アドレス切換手
段１０は、スイッチ３ａの内容と、アドレス保持手段８
に記憶保持されたアドレスとを比較して一致した時に、
その時のアドレスをアドレス比較手段１１に出力する。
に割り当てる入出力用メモリ空間が指定され、切替手段
９よりスイッチ３ａの内容を有効にする切替信号Ｓ１０
がアドレス切換手段１０に入力すると、アドレス切換手
段１０は、スイッチ３ａの内容と、アドレス保持手段８
に記憶保持されたアドレスとを比較して一致した時に、
その時のアドレスをアドレス比較手段１１に出力する。
【００１６】
【実施例】図１は本発明による入出力用メモリ空間の割
り付け装置の一実施例を示すブロック図、図２は図１の
具体的回路構成を示す図、図３はコンピュータ装置とア
ダプタ・カードとの接続構成を示す図である。
り付け装置の一実施例を示すブロック図、図２は図１の
具体的回路構成を示す図、図３はコンピュータ装置とア
ダプタ・カードとの接続構成を示す図である。
【００１７】この実施例による入出力用メモリ空間の割
り付け装置１は、コンピュータ装置２に着脱自在に取り
付けられる入出力装置としてのアダプタ・カード３（３
Ａ，３Ｂ，…，３Ｎ）毎に設けられている。各アダプタ
・カード３には、アダプタ・カード３毎にコンピュータ
装置２の入出力用メモリ空間の割り付けを行う割り付け
回路１ａの他、メモリ空間割り付け時のアドレスをセレ
クトする際に操作されるディップスイッチ３ａと、シス
テム動作時に、画像処理、通信処理、データ収集等のア
ダプタ・カード３が有する機能（所定のデータ処理）を
行うデータ処理回路３ｂとを備えて構成されている。ま
た、各アダプタ・カード３は、図３に示すようにコンピ
ュータ装置２のシステム・バスに含まれるデータ・バス
２ａおよびアドレス・バス２ｂを介してコンピュータ装
置２と並列に接続されている。
り付け装置１は、コンピュータ装置２に着脱自在に取り
付けられる入出力装置としてのアダプタ・カード３（３
Ａ，３Ｂ，…，３Ｎ）毎に設けられている。各アダプタ
・カード３には、アダプタ・カード３毎にコンピュータ
装置２の入出力用メモリ空間の割り付けを行う割り付け
回路１ａの他、メモリ空間割り付け時のアドレスをセレ
クトする際に操作されるディップスイッチ３ａと、シス
テム動作時に、画像処理、通信処理、データ収集等のア
ダプタ・カード３が有する機能（所定のデータ処理）を
行うデータ処理回路３ｂとを備えて構成されている。ま
た、各アダプタ・カード３は、図３に示すようにコンピ
ュータ装置２のシステム・バスに含まれるデータ・バス
２ａおよびアドレス・バス２ｂを介してコンピュータ装
置２と並列に接続されている。
【００１８】さらに、各アダプタ・カード３に含まれる
割り付け装置１は、動作制御信号出力手段４、符号列保
持手段５、符号列比較手段６、書込信号出力手段７、ア
ドレス保持手段８、切替手段９、アドレス切換手段１
０、アドレス比較手段１１を備えて構成されている。
割り付け装置１は、動作制御信号出力手段４、符号列保
持手段５、符号列比較手段６、書込信号出力手段７、ア
ドレス保持手段８、切替手段９、アドレス切換手段１
０、アドレス比較手段１１を備えて構成されている。
【００１９】動作制御信号出力手段４は、例えば２つの
入力端子４ａ，４ｂを備えたＡＮＤ回路４Ａで構成さ
れ、一方の入力端子４ａには、入出力用メモリ空間の割
り付けを起動するためのイネーブル信号Ｓ１が入力して
いる。また、他方の入力端子４ｂには、符号列保持手段
５に保持された符号列データ群をリセットするためのリ
セット信号Ｓ２がコンピュータ装置２より入力してい
る。この入力端子４ｂは、アドレス保持手段８にも接続
されており、電源投入時にコンピュータ装置２よりリセ
ット信号Ｓ２：「０」が入力された時に、アドレス保持
手段８に保持されたアドレスをリセットしている。
入力端子４ａ，４ｂを備えたＡＮＤ回路４Ａで構成さ
れ、一方の入力端子４ａには、入出力用メモリ空間の割
り付けを起動するためのイネーブル信号Ｓ１が入力して
いる。また、他方の入力端子４ｂには、符号列保持手段
５に保持された符号列データ群をリセットするためのリ
セット信号Ｓ２がコンピュータ装置２より入力してい
る。この入力端子４ｂは、アドレス保持手段８にも接続
されており、電源投入時にコンピュータ装置２よりリセ
ット信号Ｓ２：「０」が入力された時に、アドレス保持
手段８に保持されたアドレスをリセットしている。
【００２０】さらに、出力端子４ｃは、符号列保持手段
５に接続されており、電源投入時にリセット信号Ｓ２：
「０」がコンピュータ装置２より入力されている状態
で、イネーブル信号Ｓ１：「０」が入力された時に、符
号列保持手段５に保持された符号列データ群がリセット
されて入出力用メモリ空間を割り付けるための動作が開
始される。
５に接続されており、電源投入時にリセット信号Ｓ２：
「０」がコンピュータ装置２より入力されている状態
で、イネーブル信号Ｓ１：「０」が入力された時に、符
号列保持手段５に保持された符号列データ群がリセット
されて入出力用メモリ空間を割り付けるための動作が開
始される。
【００２１】さらに説明すると、この動作制御信号出力
手段４では、複数のアダプタ・カード３Ａ〜３Ｎのうち
の対象となるアダプタ・カード（例えば２枚目であれば
３Ｂ）の入出力用メモリ空間の割り付けが終了した時点
で、イネーブル信号Ｓ１が「１」となり、割り付け動作
の禁止をかける動作禁止信号Ｓ３を符号列保持手段５に
出力して安全性の向上を図っている。
手段４では、複数のアダプタ・カード３Ａ〜３Ｎのうち
の対象となるアダプタ・カード（例えば２枚目であれば
３Ｂ）の入出力用メモリ空間の割り付けが終了した時点
で、イネーブル信号Ｓ１が「１」となり、割り付け動作
の禁止をかける動作禁止信号Ｓ３を符号列保持手段５に
出力して安全性の向上を図っている。
【００２２】符号列保持手段５は、例えばＤフリップフ
ロップによる３段のシフトレジスタ５Ａ，５Ｂ，５Ｃで
構成され、下段のレジスタ５ＡのＤ端子には、コンピュ
ータ装置２のデータ・バス２ａを介して所定ビット（例
えばｊ＋１ビット）の符号列データ群が入力している。
また、各レジスタ５Ａ，５Ｂ，５Ｃのクロック端子ＣＫ
には、コンピュータ装置２より下段のレジスタ５Ａに対
して符号列データ群を書き込むための書込信号Ｓ４（Ｉ
ＯＷＲ）が入力している。
ロップによる３段のシフトレジスタ５Ａ，５Ｂ，５Ｃで
構成され、下段のレジスタ５ＡのＤ端子には、コンピュ
ータ装置２のデータ・バス２ａを介して所定ビット（例
えばｊ＋１ビット）の符号列データ群が入力している。
また、各レジスタ５Ａ，５Ｂ，５Ｃのクロック端子ＣＫ
には、コンピュータ装置２より下段のレジスタ５Ａに対
して符号列データ群を書き込むための書込信号Ｓ４（Ｉ
ＯＷＲ）が入力している。
【００２３】ここで、符号列データ群は、使用されるコ
ンピュータ装置２のシステム毎に一義的に決められた２
つの固定符号列データＰＡＳＳ１，ＰＡＳＳ２と、シス
テムの立ち上げ毎に決められるアダプタ・カード３毎の
準固定符号列データＩＤの３つの符号列データの組み合
わせで構成されている。これら固定符号列データＰＡＳ
Ｓ１，ＰＡＳＳ２は、例えばアダプタ・カード３の製造
出荷時等に図示しない記憶部に予め固定して設定してお
くものであり、また準固定符号列データＩＤは、オペレ
ータにより図示しない記憶部に予め任意の符号で設定し
ておく。この固定符号列データＰＡＳＳ１，ＰＡＳＳ２
と、準固定符号列データＩＤは、入出力用メモリ空間の
割り付けを行う際に、オペレータによって外部からＰＡ
ＳＳ２，ＰＡＳＳ１，ＩＤの順に操作入力される。
ンピュータ装置２のシステム毎に一義的に決められた２
つの固定符号列データＰＡＳＳ１，ＰＡＳＳ２と、シス
テムの立ち上げ毎に決められるアダプタ・カード３毎の
準固定符号列データＩＤの３つの符号列データの組み合
わせで構成されている。これら固定符号列データＰＡＳ
Ｓ１，ＰＡＳＳ２は、例えばアダプタ・カード３の製造
出荷時等に図示しない記憶部に予め固定して設定してお
くものであり、また準固定符号列データＩＤは、オペレ
ータにより図示しない記憶部に予め任意の符号で設定し
ておく。この固定符号列データＰＡＳＳ１，ＰＡＳＳ２
と、準固定符号列データＩＤは、入出力用メモリ空間の
割り付けを行う際に、オペレータによって外部からＰＡ
ＳＳ２，ＰＡＳＳ１，ＩＤの順に操作入力される。
【００２４】これにより、下段のレジスタ５ＡのＤ端子
には、最初に固定符号列データＰＡＳＳ２が入力し、続
いて固定符号列データＰＡＳＳ１が入力し、最後に準固
定符号列データＩＤが入力する。そして、各符号列デー
タは、コンピュータ装置２からの書込信号Ｓ４が「０」
から「１」に変わる毎に、上位のレジスタへと順次シフ
トされ、最終的には、上段のレジスタ５Ｃに固定符号列
データＰＡＳＳ２が、中段のレジスタ５Ｂに固定符号列
データＰＡＳＳ１が、下段のレジスタ５Ａに準固定符号
列データＩＤが各々記憶保持される。
には、最初に固定符号列データＰＡＳＳ２が入力し、続
いて固定符号列データＰＡＳＳ１が入力し、最後に準固
定符号列データＩＤが入力する。そして、各符号列デー
タは、コンピュータ装置２からの書込信号Ｓ４が「０」
から「１」に変わる毎に、上位のレジスタへと順次シフ
トされ、最終的には、上段のレジスタ５Ｃに固定符号列
データＰＡＳＳ２が、中段のレジスタ５Ｂに固定符号列
データＰＡＳＳ１が、下段のレジスタ５Ａに準固定符号
列データＩＤが各々記憶保持される。
【００２５】符号列比較手段６は、符号列保持手段５の
各レジスタ５Ａ，５Ｂ，５Ｃに対応して３つのコンパレ
ータ６Ａ，６Ｂ，６Ｃを備えて構成されており、各コン
パレータ６Ａ，６Ｂ，６Ｃの一方の入力端子６ａには、
対応する符号列保持手段５Ａ，５Ｂ，５Ｃからの符号列
データが入力している。
各レジスタ５Ａ，５Ｂ，５Ｃに対応して３つのコンパレ
ータ６Ａ，６Ｂ，６Ｃを備えて構成されており、各コン
パレータ６Ａ，６Ｂ，６Ｃの一方の入力端子６ａには、
対応する符号列保持手段５Ａ，５Ｂ，５Ｃからの符号列
データが入力している。
【００２６】さらに説明すると、上段のレジスタ５Ｃと
対応するコンパレータ６Ｃの他方の入力端子６ｂには、
使用されるアダプタ・カード３の記憶部の固定符号列デ
ータＰＡＳＳ２が入力されており、この固定符号列デー
タＰＡＳＳ２と上段のレジスタ５Ｃより一方の入力端子
６ａに入力される符号列データとを比較して一致した時
に、書込信号出力手段７に一致信号Ｓ５：「０」を出力
している。
対応するコンパレータ６Ｃの他方の入力端子６ｂには、
使用されるアダプタ・カード３の記憶部の固定符号列デ
ータＰＡＳＳ２が入力されており、この固定符号列デー
タＰＡＳＳ２と上段のレジスタ５Ｃより一方の入力端子
６ａに入力される符号列データとを比較して一致した時
に、書込信号出力手段７に一致信号Ｓ５：「０」を出力
している。
【００２７】また、中段のレジスタ５Ｂと対応するコン
パレータ６Ｂの他方の入力端子６ｂには、使用されるア
ダプタ・カード３の記憶部の固定符号列データＰＡＳＳ
１が予め固定設定されており、この固定符号列データＰ
ＡＳＳ１と中段のレジスタ５Ｂより一方の入力端子６ａ
に入力される符号列データとを比較して一致した時に、
書込信号出力手段７に一致信号Ｓ６：「０」を出力して
いる。
パレータ６Ｂの他方の入力端子６ｂには、使用されるア
ダプタ・カード３の記憶部の固定符号列データＰＡＳＳ
１が予め固定設定されており、この固定符号列データＰ
ＡＳＳ１と中段のレジスタ５Ｂより一方の入力端子６ａ
に入力される符号列データとを比較して一致した時に、
書込信号出力手段７に一致信号Ｓ６：「０」を出力して
いる。
【００２８】さらに、下段のレジスタ５Ａと対応するコ
ンパレータ６Ａの他方の入力端子６ｂには、使用される
アダプタ・カード３の記憶部の準固定符号列データＩＤ
が予め固定設定されており、この準固定符号列データＩ
Ｄと下段のレジスタ５Ａより一方の入力端子６ａに入力
される符号列データとを比較して一致した時に、書込信
号出力手段７に一致信号Ｓ７：「０」を出力している。
ンパレータ６Ａの他方の入力端子６ｂには、使用される
アダプタ・カード３の記憶部の準固定符号列データＩＤ
が予め固定設定されており、この準固定符号列データＩ
Ｄと下段のレジスタ５Ａより一方の入力端子６ａに入力
される符号列データとを比較して一致した時に、書込信
号出力手段７に一致信号Ｓ７：「０」を出力している。
【００２９】書込信号出力手段７は、例えば４つの入力
端子７ａ，７ｂ，７ｃ，７ｄを備えたＡＮＤ回路７Ａで
構成され、３つの入力端子７ａ〜７ｃには、符号列比較
手段６の各コンパレータ６Ａ〜６Ｃからの一致信号Ｓ５
〜Ｓ７が入力しており、残りの入力端子７ｄには、コン
ピュータ装置２より読出信号Ｓ８（ＩＯＲＤ）が入力し
ている。そして、この書込信号出力手段７では、符号列
比較手段６の各コンパレータ６Ａ〜６Ｃより一致信号Ｓ
５〜Ｓ７：「０」が入力し、かつコンピュータ装置２よ
り読出信号Ｓ８：「１」が入力した時に、書込信号Ｓ
９：「１」をアドレス保持手段８に出力している。
端子７ａ，７ｂ，７ｃ，７ｄを備えたＡＮＤ回路７Ａで
構成され、３つの入力端子７ａ〜７ｃには、符号列比較
手段６の各コンパレータ６Ａ〜６Ｃからの一致信号Ｓ５
〜Ｓ７が入力しており、残りの入力端子７ｄには、コン
ピュータ装置２より読出信号Ｓ８（ＩＯＲＤ）が入力し
ている。そして、この書込信号出力手段７では、符号列
比較手段６の各コンパレータ６Ａ〜６Ｃより一致信号Ｓ
５〜Ｓ７：「０」が入力し、かつコンピュータ装置２よ
り読出信号Ｓ８：「１」が入力した時に、書込信号Ｓ
９：「１」をアドレス保持手段８に出力している。
【００３０】アドレス保持手段８は、例えばＤフリップ
フロップのレジスタ８Ａで構成され、Ｄ端子には、コン
ピュータ装置２のアドレス・バス２ｂを介して入出力用
メモリ空間のアドレスが入力されている。このアドレス
は、コンピュータ装置２で使用可能なアダプタ・カード
３毎に割り振られた状態で予めプログラム化されてアド
レス・バス２ｂ上に出力している。また、クロック端子
ＣＫには、書込信号出力手段７からの書込信号Ｓ９が入
力している。
フロップのレジスタ８Ａで構成され、Ｄ端子には、コン
ピュータ装置２のアドレス・バス２ｂを介して入出力用
メモリ空間のアドレスが入力されている。このアドレス
は、コンピュータ装置２で使用可能なアダプタ・カード
３毎に割り振られた状態で予めプログラム化されてアド
レス・バス２ｂ上に出力している。また、クロック端子
ＣＫには、書込信号出力手段７からの書込信号Ｓ９が入
力している。
【００３１】そして、このアドレス保持手段８では、動
作制御信号出力手段４からのリセット信号Ｓ２：「０」
によりその内容がリセットされている状態で、書込信号
出力手段７からの書込信号Ｓ９が「０」から「１」に変
わる毎に、アドレス・バス２ｂに出力されているアドレ
スのうち、そのアダプタ・カード３に割り振られたアド
レスをＤ端子より入力して書き込み記憶保持している。
このアドレスは、コンピュータ装置２側から得られるア
ドレスであり、具体的には、アダプタ・カード３動作用
のプログラム中に設定されている。
作制御信号出力手段４からのリセット信号Ｓ２：「０」
によりその内容がリセットされている状態で、書込信号
出力手段７からの書込信号Ｓ９が「０」から「１」に変
わる毎に、アドレス・バス２ｂに出力されているアドレ
スのうち、そのアダプタ・カード３に割り振られたアド
レスをＤ端子より入力して書き込み記憶保持している。
このアドレスは、コンピュータ装置２側から得られるア
ドレスであり、具体的には、アダプタ・カード３動作用
のプログラム中に設定されている。
【００３２】切替手段９は、例えばアダプタ・カード３
にスイッチとして配設されるか、プログラム化されてア
ダプタ・カード３またはコンピュータ装置２に設けら
れ、ディップスイッチ３ａの内容を有効にして従来通り
のディップスイッチ３ａによる入出力用メモリ空間の割
り付けを行うか否かの切替えを行っている。そして、デ
ィップスイッチ３ａによる入出力用メモリ空間の割り付
けを行う場合には、アドレス切換手段１０のＳ端子に切
替信号Ｓ１０：「１」を入力している。なお、Ｓ端子に
入力される切替信号Ｓ１０が「０」の状態では、アドレ
ス保持手段８に保持されたアドレスがそのままアドレス
比較手段１１に入力される。
にスイッチとして配設されるか、プログラム化されてア
ダプタ・カード３またはコンピュータ装置２に設けら
れ、ディップスイッチ３ａの内容を有効にして従来通り
のディップスイッチ３ａによる入出力用メモリ空間の割
り付けを行うか否かの切替えを行っている。そして、デ
ィップスイッチ３ａによる入出力用メモリ空間の割り付
けを行う場合には、アドレス切換手段１０のＳ端子に切
替信号Ｓ１０：「１」を入力している。なお、Ｓ端子に
入力される切替信号Ｓ１０が「０」の状態では、アドレ
ス保持手段８に保持されたアドレスがそのままアドレス
比較手段１１に入力される。
【００３３】アドレス切換手段１０は、コンパレータ１
０Ａによって構成され、一方の入力端子１０ａには、ア
ドレス保持手段８のレジスタ８Ａからのアドレスが入力
している。また、他方の入力端子１０ｂには、複数のア
ダプタ・カード３に割り当てられるメモリ空間が同一に
ならないように設定操作されるディップスイッチ３ａか
らの信号が入力している。そして、このアドレス切換手
段１０では、切替手段９よりＳ端子に切替信号Ｓ１０：
「１」が入力している状態で、ディップスイッチ３ａの
内容と、アドレス保持手段８に保持されたアドレスとを
比較して一致した時に、そのアドレスをアドレス比較手
段１１に出力している。
０Ａによって構成され、一方の入力端子１０ａには、ア
ドレス保持手段８のレジスタ８Ａからのアドレスが入力
している。また、他方の入力端子１０ｂには、複数のア
ダプタ・カード３に割り当てられるメモリ空間が同一に
ならないように設定操作されるディップスイッチ３ａか
らの信号が入力している。そして、このアドレス切換手
段１０では、切替手段９よりＳ端子に切替信号Ｓ１０：
「１」が入力している状態で、ディップスイッチ３ａの
内容と、アドレス保持手段８に保持されたアドレスとを
比較して一致した時に、そのアドレスをアドレス比較手
段１１に出力している。
【００３４】アドレス比較手段１１は、コンパレータ１
１Ａによって構成され、一方の入力端子１１ａには、ア
ドレス・バス２ｂを介してコンピュータ装置２よりアド
レスが入力している。また、他方の入力端子１１ｂに
は、アドレス切換手段１０のコンパレータ１０ＡのＱ端
子より出力されるアドレスが入力している。そして、こ
のアドレス比較手段１１では、両端子１１ａ，１１ｂに
入力したアドレスを比較して一致した時に、その入出力
装置３のアドレスとして有効であるチップセレクト信号
Ｓ１１を出力している。
１Ａによって構成され、一方の入力端子１１ａには、ア
ドレス・バス２ｂを介してコンピュータ装置２よりアド
レスが入力している。また、他方の入力端子１１ｂに
は、アドレス切換手段１０のコンパレータ１０ＡのＱ端
子より出力されるアドレスが入力している。そして、こ
のアドレス比較手段１１では、両端子１１ａ，１１ｂに
入力したアドレスを比較して一致した時に、その入出力
装置３のアドレスとして有効であるチップセレクト信号
Ｓ１１を出力している。
【００３５】次に、上述した構成による入出力用メモリ
空間の割り付け方法について図４のフローチャート図お
よび図５のタイミングチャート図を用いて説明する。
空間の割り付け方法について図４のフローチャート図お
よび図５のタイミングチャート図を用いて説明する。
【００３６】まずアダプタ・カード３をコンピュータ装
置２の拡張スロットに組み込む。この後、電源が投入さ
れると、図５（ｄ）のイネーブル信号Ｓ１と図５（ｅ）
のリセット信号Ｓ２が「１」の状態で、アダプタ・カー
ド３は、まず入出力用メモリ空間の割付けを行う。
置２の拡張スロットに組み込む。この後、電源が投入さ
れると、図５（ｄ）のイネーブル信号Ｓ１と図５（ｅ）
のリセット信号Ｓ２が「１」の状態で、アダプタ・カー
ド３は、まず入出力用メモリ空間の割付けを行う。
【００３７】この割付け動作を説明すると、まず、コン
ピュータ装置２に対してＰＡＳＳ２（ｄａ），ＰＡＳＳ
１（ｄｂ），ＩＤ（ｄｃ）の順に符号列データがオペレ
ータによって操作入力されると（ＳＴ１）、符号列保持
手段５の下段のレジスタ５Ａには、コンピュータ装置２
からの図５（ｃ）の書込信号Ｓ４によって最初に固定符
号列データＰＡＳＳ２が書き込まれる。続いて固定符号
列データＰＡＳＳ１が書き込まれ、最後に準固定符号列
データＩＤが書き込まれる。
ピュータ装置２に対してＰＡＳＳ２（ｄａ），ＰＡＳＳ
１（ｄｂ），ＩＤ（ｄｃ）の順に符号列データがオペレ
ータによって操作入力されると（ＳＴ１）、符号列保持
手段５の下段のレジスタ５Ａには、コンピュータ装置２
からの図５（ｃ）の書込信号Ｓ４によって最初に固定符
号列データＰＡＳＳ２が書き込まれる。続いて固定符号
列データＰＡＳＳ１が書き込まれ、最後に準固定符号列
データＩＤが書き込まれる。
【００３８】この際、各符号列データは、書込信号Ｓ４
が「０」から「１」に変わる毎に、上位のレジスタへと
順次シフトされ、最終的には、上段のレジスタ５Ｃに固
定符号列データＰＡＳＳ２が、中段のレジスタ５Ｂに固
定符号列データＰＡＳＳ１が、下段のレジスタ５Ａに準
固定符号列データＩＤが書き込まれて記憶保持される
（ＳＴ２）。
が「０」から「１」に変わる毎に、上位のレジスタへと
順次シフトされ、最終的には、上段のレジスタ５Ｃに固
定符号列データＰＡＳＳ２が、中段のレジスタ５Ｂに固
定符号列データＰＡＳＳ１が、下段のレジスタ５Ａに準
固定符号列データＩＤが書き込まれて記憶保持される
（ＳＴ２）。
【００３９】次に、符号列比較手段６では、符号列保持
手段５の各レジスタ５Ａ〜５Ｃに対応して設けられた各
コンパレータ６Ａ〜６Ｃにおいて使用されるアダプタ・
カード３毎に予め記憶された符号列データとの設定比較
を行う（ＳＴ３）。すなわち、上段のコンパレータ６Ｃ
は、設定入力された固定符号列データＰＡＳＳ２と、上
段のレジスタ５Ｃからの符号列データとを比較して一致
した時に、書込信号出力手段７に図５（ｍ）の一致信号
Ｓ５：「０」を出力する。
手段５の各レジスタ５Ａ〜５Ｃに対応して設けられた各
コンパレータ６Ａ〜６Ｃにおいて使用されるアダプタ・
カード３毎に予め記憶された符号列データとの設定比較
を行う（ＳＴ３）。すなわち、上段のコンパレータ６Ｃ
は、設定入力された固定符号列データＰＡＳＳ２と、上
段のレジスタ５Ｃからの符号列データとを比較して一致
した時に、書込信号出力手段７に図５（ｍ）の一致信号
Ｓ５：「０」を出力する。
【００４０】また、中段のコンパレータ６Ｂは、設定入
力された固定符号列データＰＡＳＳ１と、中段のレジス
タ５Ｂからの符号列データとを比較して一致した時に、
書込信号出力手段７に図５（ｎ）の一致信号Ｓ６：
「０」を出力する。
力された固定符号列データＰＡＳＳ１と、中段のレジス
タ５Ｂからの符号列データとを比較して一致した時に、
書込信号出力手段７に図５（ｎ）の一致信号Ｓ６：
「０」を出力する。
【００４１】さらに、下段のコンパレータ６Ａは、設定
入力された準固定符号列データＩＤと、下段のレジスタ
５Ａからの符号列データとを比較して一致した時に、書
込信号出力手段７に図５（ｏ）の一致信号Ｓ７：「０」
を出力する。
入力された準固定符号列データＩＤと、下段のレジスタ
５Ａからの符号列データとを比較して一致した時に、書
込信号出力手段７に図５（ｏ）の一致信号Ｓ７：「０」
を出力する。
【００４２】次に、書込信号出力手段７では、符号列保
持手段６の全てのコンパレータ６Ａ〜６Ｃより一致信号
Ｓ５〜Ｓ７：「０」が入力し、かつコンピュータ装置２
より図５（ｉ）の読出信号Ｓ８が入力した時に、アドレ
ス保持手段８に図５（ｌ）の書込信号Ｓ９を出力する。
そして、この書込信号Ｓ９のタイミングでコンピュータ
装置２よりアドレス・バス２ｂに出力されているこのア
ダプタ・カード３に使用するアドレス（今回使用される
アダプタ・カードに対応したアドレスａａ）をアドレス
保持手段８に書き込む（ＳＴ４）。
持手段６の全てのコンパレータ６Ａ〜６Ｃより一致信号
Ｓ５〜Ｓ７：「０」が入力し、かつコンピュータ装置２
より図５（ｉ）の読出信号Ｓ８が入力した時に、アドレ
ス保持手段８に図５（ｌ）の書込信号Ｓ９を出力する。
そして、この書込信号Ｓ９のタイミングでコンピュータ
装置２よりアドレス・バス２ｂに出力されているこのア
ダプタ・カード３に使用するアドレス（今回使用される
アダプタ・カードに対応したアドレスａａ）をアドレス
保持手段８に書き込む（ＳＴ４）。
【００４３】上記動作により、このアダプタ・カード３
の割り付け装置１に対する入出力用メモリ空間の割付け
が設定されたことになる。この後、切替手段９のＳ端子
に入力される図５（ｊ）の切替信号Ｓ１０が「０」であ
れば、アドレス保持手段８に保持されたアドレスがその
ままアドレス比較手段１１に入力され、アドレス・バス
２ｂに出力されている入出力用メモリ空間のアドレス
（アドレス・バス２ｂ上には入出力用メモリ空間の全域
のアドレスが出力される）と比較して一致すれば、その
アドレスがこのアダプタ・カード３に有効である旨を示
す図５（ｋ）のチップセレクト信号Ｓ１１を出力する
（ＳＰ５）。これにより、コンピュータ装置２から該割
り付けられた入出力用メモリ空間に相当するアドレスが
出力される毎に、アダプタ・カード３のデータ処理回路
３ｂが動作するものである。
の割り付け装置１に対する入出力用メモリ空間の割付け
が設定されたことになる。この後、切替手段９のＳ端子
に入力される図５（ｊ）の切替信号Ｓ１０が「０」であ
れば、アドレス保持手段８に保持されたアドレスがその
ままアドレス比較手段１１に入力され、アドレス・バス
２ｂに出力されている入出力用メモリ空間のアドレス
（アドレス・バス２ｂ上には入出力用メモリ空間の全域
のアドレスが出力される）と比較して一致すれば、その
アドレスがこのアダプタ・カード３に有効である旨を示
す図５（ｋ）のチップセレクト信号Ｓ１１を出力する
（ＳＰ５）。これにより、コンピュータ装置２から該割
り付けられた入出力用メモリ空間に相当するアドレスが
出力される毎に、アダプタ・カード３のデータ処理回路
３ｂが動作するものである。
【００４４】一方、切替手段９のＳ端子に入力される図
５（ｊ）の切替信号Ｓ１０が「１」であれば、アドレス
切換手段１０において、図５（ｐ）のディップスイッチ
３ａの内容（ａｅ）と、アドレス保持手段８に保持され
たアドレスとを比較する。そして、両者のデータが一致
した時に、その時のアドレスがアドレス比較手段１１に
入力され、アドレス・バス２ｂに出力されているアドレ
スと比較して一致すれば、そのアドレスがこのアダプタ
・カード３に有効である旨を示す図５（ｋ）のチップセ
レクト信号Ｓ１１を出力する。
５（ｊ）の切替信号Ｓ１０が「１」であれば、アドレス
切換手段１０において、図５（ｐ）のディップスイッチ
３ａの内容（ａｅ）と、アドレス保持手段８に保持され
たアドレスとを比較する。そして、両者のデータが一致
した時に、その時のアドレスがアドレス比較手段１１に
入力され、アドレス・バス２ｂに出力されているアドレ
スと比較して一致すれば、そのアドレスがこのアダプタ
・カード３に有効である旨を示す図５（ｋ）のチップセ
レクト信号Ｓ１１を出力する。
【００４５】そして、チップセレクト信号Ｓ１１が出力
されると、符号列保持手段５の下段のレジスタ５Ａに
は、固定符号列データＰＡＳＳ２とは異なる符号列デー
タが書き込まれ、符号列保持手段５に保持されている符
号列データが破壊され、不正使用を防止でき、また誤っ
た入力による起動についても防止できる。
されると、符号列保持手段５の下段のレジスタ５Ａに
は、固定符号列データＰＡＳＳ２とは異なる符号列デー
タが書き込まれ、符号列保持手段５に保持されている符
号列データが破壊され、不正使用を防止でき、また誤っ
た入力による起動についても防止できる。
【００４６】また、符号列データが破壊されて動作制御
信号出力手段４におけるイネーブル信号Ｓ１が「１」か
ら「０」に切り替わると、符号列保持手段５の各レジス
タ５Ａ〜５Ｃに記憶保持された符号列データがリセット
される。
信号出力手段４におけるイネーブル信号Ｓ１が「１」か
ら「０」に切り替わると、符号列保持手段５の各レジス
タ５Ａ〜５Ｃに記憶保持された符号列データがリセット
される。
【００４７】なお、チップセレクト信号Ｓ１１の出力に
より、下段のレジスタ５Ａに固定符号列データＰＡＳＳ
２と異なる符号列データが書き込まれるまでの間、つま
り、符号列保持手段５の上段のレジスタ５ＣよりＰＡＳ
Ｓ２，ＰＡＳＳ１，ＩＤの順で符号列データが保持され
ている間は、書込信号Ｓ９のタイミングでアドレス保持
手段８に対するアドレスの書込みを何度でも行うことが
できる。
より、下段のレジスタ５Ａに固定符号列データＰＡＳＳ
２と異なる符号列データが書き込まれるまでの間、つま
り、符号列保持手段５の上段のレジスタ５ＣよりＰＡＳ
Ｓ２，ＰＡＳＳ１，ＩＤの順で符号列データが保持され
ている間は、書込信号Ｓ９のタイミングでアドレス保持
手段８に対するアドレスの書込みを何度でも行うことが
できる。
【００４８】従って、上述した実施例では、予めシステ
ム毎に一義的に決められた２つの固定符号列データＰＡ
ＳＳ１，ＰＡＳＳ２と、システムの立ち上げ毎に決めら
れるアダプタ・カード３毎の準固定符号列データＩＤと
の組み合わせによる符号列データをコンピュータ装置に
入力して割り付けを目的とするアダプタ・カード３の入
出力用メモリ空間に連続的に書込み、この書き込まれた
符号列データと、アダプタ・カード３に予め記憶設定さ
れた符号列データとを比較して一致した時に、コンピュ
ータ装置２からの読出信号Ｓ８に基づいて同一の入出力
用メモリ空間に対してアドレスの読み込みを一度以上行
っているので、従来のような解説書を参照しながらの手
間と時間のかかる煩雑な操作が不要で、極めて簡単な入
力操作により、複数のアダプタ・カードが使用される全
ての汎用コンピュータ装置に対する入出力用メモリ空間
の割り付けを行うことができ、従来に比べて作業効率の
向上を図ることができる。
ム毎に一義的に決められた２つの固定符号列データＰＡ
ＳＳ１，ＰＡＳＳ２と、システムの立ち上げ毎に決めら
れるアダプタ・カード３毎の準固定符号列データＩＤと
の組み合わせによる符号列データをコンピュータ装置に
入力して割り付けを目的とするアダプタ・カード３の入
出力用メモリ空間に連続的に書込み、この書き込まれた
符号列データと、アダプタ・カード３に予め記憶設定さ
れた符号列データとを比較して一致した時に、コンピュ
ータ装置２からの読出信号Ｓ８に基づいて同一の入出力
用メモリ空間に対してアドレスの読み込みを一度以上行
っているので、従来のような解説書を参照しながらの手
間と時間のかかる煩雑な操作が不要で、極めて簡単な入
力操作により、複数のアダプタ・カードが使用される全
ての汎用コンピュータ装置に対する入出力用メモリ空間
の割り付けを行うことができ、従来に比べて作業効率の
向上を図ることができる。
【００４９】また、切替手段９により選択的な切替えが
可能な従来のディップスイッチ３ａも備えた構成なの
で、システム立ち上げの前後に依らずに、逐次切り替え
てディップスイッチ３ａによる入出力用メモリ空間の割
り付けも行うことができる。
可能な従来のディップスイッチ３ａも備えた構成なの
で、システム立ち上げの前後に依らずに、逐次切り替え
てディップスイッチ３ａによる入出力用メモリ空間の割
り付けも行うことができる。
【００５０】ところで、上述した実施例では、操作入力
される符号列データがＰＡＳＳ１，ＰＡＳＳ２，ＩＤの
３つの場合を例にとって説明したが、その数に限定され
るものではない。例えば図２の５Ａ〜５Ｃを５Ａ〜５Ｅ
に増やせば、ＰＡＳＳ１，ＰＡＳＳ２，ＰＡＳＳ３，Ｉ
Ｄ１，ＩＤ２のように、符号列の長さを変更して、上述
した実施例と同様の機能を果たすことができる。
される符号列データがＰＡＳＳ１，ＰＡＳＳ２，ＩＤの
３つの場合を例にとって説明したが、その数に限定され
るものではない。例えば図２の５Ａ〜５Ｃを５Ａ〜５Ｅ
に増やせば、ＰＡＳＳ１，ＰＡＳＳ２，ＰＡＳＳ３，Ｉ
Ｄ１，ＩＤ２のように、符号列の長さを変更して、上述
した実施例と同様の機能を果たすことができる。
【００５１】
【発明の効果】以上説明したように、本発明の請求項１
の入出力用メモリ空間の割り付け方法および請求項２の
入出力用メモリ空間の割り付け装置によれば、極めて簡
単な入力操作のみで、複数のアダプタ・カードが使用さ
れる全ての汎用のコンピュータ装置に対する入出力用メ
モリ空間の割り付けを確実かつ容易に行うことがことが
できる。また、前記入力操作は、予め設定しておいた符
号列データ群をコンピュータ装置本体側からプログラマ
ブルに行う構成であるため、コンピュータ装置本体自体
を特別に構成せずとも、割付けの設定作業を極めて簡単
に行え、その割付けの変更も容易に行える。また、本発
明の請求項３の入出力用メモリ空間の割り付け装置によ
れば、システム立ち上げの前後に依らずに、逐次切り替
えて従来通りのスイッチによる入出力用メモリ空間の割
り付けも行うことができる。
の入出力用メモリ空間の割り付け方法および請求項２の
入出力用メモリ空間の割り付け装置によれば、極めて簡
単な入力操作のみで、複数のアダプタ・カードが使用さ
れる全ての汎用のコンピュータ装置に対する入出力用メ
モリ空間の割り付けを確実かつ容易に行うことがことが
できる。また、前記入力操作は、予め設定しておいた符
号列データ群をコンピュータ装置本体側からプログラマ
ブルに行う構成であるため、コンピュータ装置本体自体
を特別に構成せずとも、割付けの設定作業を極めて簡単
に行え、その割付けの変更も容易に行える。また、本発
明の請求項３の入出力用メモリ空間の割り付け装置によ
れば、システム立ち上げの前後に依らずに、逐次切り替
えて従来通りのスイッチによる入出力用メモリ空間の割
り付けも行うことができる。
【図面の簡単な説明】
【図１】本発明による入出力用メモリ空間の割り付け装
置の一実施例を示すブロック構成図
置の一実施例を示すブロック構成図
【図２】図１の具体的回路構成を示す図
【図３】コンピュータ装置とアダプタ・カードとの接続
構成を示す図
構成を示す図
【図４】本発明による割り付け装置の動作を示すフロー
チャート図
チャート図
【図５】同割り付け装置のタイミングチャート図
【符号の説明】 １…割り付け装置、２…コンピュータ装置、３（３Ａ〜
３Ｎ）…アダプタ・カード（入出力装置）、４…動作制
御信号出力手段、５…符号列保持手段、６…符号列比較
手段、７…書込信号出力手段、８…アドレス保持手段、
９…切替手段、１０…アドレス切換手段、１１…アドレ
ス比較手段、Ｓ１…イネーブル信号、Ｓ２…リセット信
号、Ｓ３…動作禁止信号、Ｓ４…書込信号、Ｓ５，Ｓ
６，Ｓ７…一致信号、Ｓ８…読出信号、Ｓ９…書込信
号、Ｓ１０…切替信号、Ｓ１１…チップセレクト信号。
３Ｎ）…アダプタ・カード（入出力装置）、４…動作制
御信号出力手段、５…符号列保持手段、６…符号列比較
手段、７…書込信号出力手段、８…アドレス保持手段、
９…切替手段、１０…アドレス切換手段、１１…アドレ
ス比較手段、Ｓ１…イネーブル信号、Ｓ２…リセット信
号、Ｓ３…動作禁止信号、Ｓ４…書込信号、Ｓ５，Ｓ
６，Ｓ７…一致信号、Ｓ８…読出信号、Ｓ９…書込信
号、Ｓ１０…切替信号、Ｓ１１…チップセレクト信号。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
Claims (3)
- 【請求項１】 コンピュータ装置（２）に接続される複
数の入出力装置（３）を予め定められた範囲の入出力用
メモリ空間の中から選択的に割り付ける入出力用メモリ
空間の割り付け方法において、 使用されるコンピュータ装置（２）のシステム毎に一義
的に決められた符号列データ（ＰＡＳＳ１，２）と、複
数の入出力装置の何れかによるシステム立ち上げ時の符
号列データ（ＩＤ）とを組み合わせた符号列データ群
を、割り付けを目的とする入出力装置（３）の格納エリ
ア（５Ａ〜５Ｃ）に対して書込んだ後、予め入出力装置
（３）に記憶された符号列データ群と比較し、一致した
場合にのみ格納エリア（８Ａ）に対し当該入出力装置
（３）に割り振られたアドレスを読み込み保持すること
を特徴とする入出力メモリ空間の割り付け方法。 - 【請求項２】 コンピュータ装置（２）に接続される複
数の入出力装置（３）を予め定められた範囲の入出力用
メモリ空間の中から選択的に割り付ける入出力用メモリ
空間の割り付け装置において、 操作入力により前記コンピュータ装置（２）からデータ
・バス（２ａ）上に出力された前記コンピュータ装置
（２）のシステム毎に一義的に決められた符号列データ
（ＰＡＳＳ１，２）と、前記複数の入出力装置（３）の
何れかによるシステム立ち上げ時の符号列データ（Ｉ
Ｄ）とを組み合わせた符号列データ群を、入出力装置
（３）の格納エリアに書き込んで記憶保持する符号列保
持手段（５Ａ〜５Ｃ）と、 該符号列保持手段（５）に記憶保持された符号列データ
群と、予め入出力装置（３）に設定された符号列データ
群とを比較して一致した時に、一致信号（Ｓ５〜７）を
出力する符号列比較手段（６Ａ〜６Ｃ）と、 該符号列比較手段（６Ａ〜６Ｃ）から一致信号（Ｓ５〜
Ｓ７）が入力している時に、前記コンピュータ装置
（２）からの読出信号（Ｓ８）のタイミングでアドレス
・バス（２ｂ）上のアドレスを書き込んで記憶保持する
アドレス保持手段（８）と、 該アドレス保持手段（８）に記憶保持されたアドレス
と、前記アドレス・バス（２ｂ）上に出力される入出力
用メモリ空間の全域のアドレスとを比較して一致した時
に、当該入出力装置（３）のアドレスとして有効である
旨を示すチップセレクト信号（Ｓ１１）を出力するチッ
プセレクト信号出力手段（１１）とを備えたことを特徴
とする入出力メモリ空間の割り付け装置。 - 【請求項３】 入出力装置（３）毎に割り当てる入出力
用メモリ空間を指定するスイッチ（３ａ）と、 該スイッチ（３ａ）の内容を有効にするための切替信号
（Ｓ１０）を出力する切替手段（９）と、 該切替手段（９）からの切替信号（Ｓ１０）を受け、前
記スイッチ（３ａ）の内容と、前記アドレス保持手段
（８）に記憶保持されたアドレスとを比較して一致した
時に、その時のアドレスを前記チップセレクト信号出力
手段（１１）に出力するアドレス比較手段（１０）とを
備えた請求項２記載の入出力メモリ空間の割り付け装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5130776A JPH06342398A (ja) | 1993-06-01 | 1993-06-01 | 入出力用メモリ空間の割り付け方法及びその装置 |
| US08/252,005 US5548778A (en) | 1993-06-01 | 1994-05-31 | System for assigning device to be connected to computer when address from computer is effective by comparing address for entire memory space and found coincided |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5130776A JPH06342398A (ja) | 1993-06-01 | 1993-06-01 | 入出力用メモリ空間の割り付け方法及びその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06342398A true JPH06342398A (ja) | 1994-12-13 |
Family
ID=15042404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5130776A Pending JPH06342398A (ja) | 1993-06-01 | 1993-06-01 | 入出力用メモリ空間の割り付け方法及びその装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5548778A (ja) |
| JP (1) | JPH06342398A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1993
- 1993-06-01 JP JP5130776A patent/JPH06342398A/ja active Pending
-
1994
- 1994-05-31 US US08/252,005 patent/US5548778A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5548778A (en) | 1996-08-20 |
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