JP3310006B2 - コンピュータシステム - Google Patents
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- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
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- 238000013507 mapping Methods 0.000 description 2
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- 230000008859 change Effects 0.000 description 1
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- 238000012986 modification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0669—Configuration or reconfiguration with decentralised address assignment
- G06F12/0676—Configuration or reconfiguration with decentralised address assignment the address being position dependent
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【０００１】
【産業上の利用分野】本発明は一般にはコンピュータシ
ステムに関する。より詳細には本発明は、従来のように
ＤＩＰスイッチを設定してアドレス範囲を選択するとい
うようにユーザを介在させず、またアドレス範囲の設定
にカードスロットで専用の信号線を用いることなく、コ
ンピュータシステムのバックプレーンのカードスロット
に設置されたメモリカード等のカードをアドレスするた
めの方法と装置に関する。
ステムに関する。より詳細には本発明は、従来のように
ＤＩＰスイッチを設定してアドレス範囲を選択するとい
うようにユーザを介在させず、またアドレス範囲の設定
にカードスロットで専用の信号線を用いることなく、コ
ンピュータシステムのバックプレーンのカードスロット
に設置されたメモリカード等のカードをアドレスするた
めの方法と装置に関する。
【０００２】
【従来技術及びその問題点】今日のほとんどのコンピュ
ータシステムには、そのコンピュータシステムのプロセ
ッサと通信するための多様なカード、たとえばメモリカ
ード、多目的Ｉ／Ｏカード、コントローラカード、周辺
装置に関連するカード等、を収容するための複数のカー
ドスロット（すなわち、エッジコネクタ）を有するバッ
クプレーンを採用している。バックプレーンは通常、こ
の各種のカードをアドレスするための複数のアドレス
線、及びカードとプロセッサの間で双方向にデータ（あ
るいは命令）を通信するための多数のデータ線を有する
バスを含む。メモリカードの場合、それぞれのカード
は、データやあるいは命令を記憶するための複数のアド
レス可能なロケーション、すなわちそれぞれの別個のメ
モリロケーションを含む。
ータシステムには、そのコンピュータシステムのプロセ
ッサと通信するための多様なカード、たとえばメモリカ
ード、多目的Ｉ／Ｏカード、コントローラカード、周辺
装置に関連するカード等、を収容するための複数のカー
ドスロット（すなわち、エッジコネクタ）を有するバッ
クプレーンを採用している。バックプレーンは通常、こ
の各種のカードをアドレスするための複数のアドレス
線、及びカードとプロセッサの間で双方向にデータ（あ
るいは命令）を通信するための多数のデータ線を有する
バスを含む。メモリカードの場合、それぞれのカード
は、データやあるいは命令を記憶するための複数のアド
レス可能なロケーション、すなわちそれぞれの別個のメ
モリロケーションを含む。
【０００３】プロセッサがカードを選択してそれと通信
ができるようにするために、それぞれのカード（あるい
はある種のシステムにおいてはカードスロット）にアド
レス範囲を割り当てて、プロセッサがバスのアドレス線
上に適当なアドレスを置くことによってカードを選択す
ることができるようにすることが多い。一般に、何本か
のアドレス線が“選択”線として指定され、これらの線
は実際のカードを選択するために用いられ、残りのアド
レス線のいくつかあるいは全部が選択されたカード中の
アドレス可能なロケーションをアドレスするために用い
られる。例えば、１６ビットアドレスバスは最大２16の
メモリロケーションをアドレスすることができるが、ア
ドレスビットのうちの４つを、アドレス可能なロケーシ
ョンを含む２4枚のメモリカードを選択するための“選
択”アドレスビットとして指定しても良い。“選択”ア
ドレス線上に与えられる“選択”ビットの特定のシーケ
ンスであって、あるカードが応答するシーケンスは“物
理アドレス”として知られている。
ができるようにするために、それぞれのカード（あるい
はある種のシステムにおいてはカードスロット）にアド
レス範囲を割り当てて、プロセッサがバスのアドレス線
上に適当なアドレスを置くことによってカードを選択す
ることができるようにすることが多い。一般に、何本か
のアドレス線が“選択”線として指定され、これらの線
は実際のカードを選択するために用いられ、残りのアド
レス線のいくつかあるいは全部が選択されたカード中の
アドレス可能なロケーションをアドレスするために用い
られる。例えば、１６ビットアドレスバスは最大２16の
メモリロケーションをアドレスすることができるが、ア
ドレスビットのうちの４つを、アドレス可能なロケーシ
ョンを含む２4枚のメモリカードを選択するための“選
択”アドレスビットとして指定しても良い。“選択”ア
ドレス線上に与えられる“選択”ビットの特定のシーケ
ンスであって、あるカードが応答するシーケンスは“物
理アドレス”として知られている。
【０００４】カードの物理アドレスを選択するための従
来技術における通常の方法の一つは、ユーザが設定する
いくつかのＤＩＰ（デュアルインライン）スイッチを提
供することである。当業者には、これらのスイッチを設
定することによってカードのアドレス範囲も設定される
ことが理解されるであろう。ユーザが設定するＤＩＰス
イッチの問題は、カードの物理アドレスとアドレス範囲
を変更するためには、システムの電源を落としてカード
を取り出さねばならないことである。例えば、ＤＩＰス
イッチを初期設置の際に誤って設定し、その結果ＤＩＰ
スイッチを適正に設定するためにシステムの電源を落と
してカードを取り出さなければならないことがある。し
たがって、カードの物理アドレスとアドレス範囲の選択
のためにＤＩＰスイッチを用いることは、繁雑であり、
また時間がかかる。またＤＩＰスイッチを使用するの
は、ユーザがスイッチを使って選択をしなければならず
作業ミスの可能性が生じるという点でも問題がある。
来技術における通常の方法の一つは、ユーザが設定する
いくつかのＤＩＰ（デュアルインライン）スイッチを提
供することである。当業者には、これらのスイッチを設
定することによってカードのアドレス範囲も設定される
ことが理解されるであろう。ユーザが設定するＤＩＰス
イッチの問題は、カードの物理アドレスとアドレス範囲
を変更するためには、システムの電源を落としてカード
を取り出さねばならないことである。例えば、ＤＩＰス
イッチを初期設置の際に誤って設定し、その結果ＤＩＰ
スイッチを適正に設定するためにシステムの電源を落と
してカードを取り出さなければならないことがある。し
たがって、カードの物理アドレスとアドレス範囲の選択
のためにＤＩＰスイッチを用いることは、繁雑であり、
また時間がかかる。またＤＩＰスイッチを使用するの
は、ユーザがスイッチを使って選択をしなければならず
作業ミスの可能性が生じるという点でも問題がある。
【０００５】固定されたハードワイヤードアドレスを採
用するカードもあるが、よくわかるように、これらのカ
ードのアドレスは簡単に変更できない。
用するカードもあるが、よくわかるように、これらのカ
ードのアドレスは簡単に変更できない。
【０００６】別の周知の方法では、カードスロットの物
理アドレスを設定するために、バックプレーン上の専用
の“スロット”信号ピンを使用する必要がある。この方
法では、それぞれのカードスロットの或るピンが、バッ
クプレーンから専用の線の異なるパターンを受け取るよ
うに固定結線されてる。６ビットアドレスバス（Ａ０−
Ａ５）を有し、２本のアドレス線、例えばＡ４、Ａ５が
バックプレーン中のカードの選択に用いられるシステム
を例として考える。このようなシステムでは、それぞれ
のカードスロットの線Ａ４及びＡ５は、例えばＧＮＤや
ＶＤＤといった専用信号線（すなわちアドレスバスの一
部ではない線）に共通に結合され、それぞれのカードス
ロットはＧＮＤとＶＤＤの特有の組合せをカードスロッ
トの線Ａ４及びＡ５で受け取る。それぞれのカードはＡ
４とＡ５の値を検討して自身が入っているスロットを判
定する。この種のシステムの問題は、それぞれのカード
スロットの物理アドレスが固定されており簡単に変更で
きないことである。
理アドレスを設定するために、バックプレーン上の専用
の“スロット”信号ピンを使用する必要がある。この方
法では、それぞれのカードスロットの或るピンが、バッ
クプレーンから専用の線の異なるパターンを受け取るよ
うに固定結線されてる。６ビットアドレスバス（Ａ０−
Ａ５）を有し、２本のアドレス線、例えばＡ４、Ａ５が
バックプレーン中のカードの選択に用いられるシステム
を例として考える。このようなシステムでは、それぞれ
のカードスロットの線Ａ４及びＡ５は、例えばＧＮＤや
ＶＤＤといった専用信号線（すなわちアドレスバスの一
部ではない線）に共通に結合され、それぞれのカードス
ロットはＧＮＤとＶＤＤの特有の組合せをカードスロッ
トの線Ａ４及びＡ５で受け取る。それぞれのカードはＡ
４とＡ５の値を検討して自身が入っているスロットを判
定する。この種のシステムの問題は、それぞれのカード
スロットの物理アドレスが固定されており簡単に変更で
きないことである。
【０００７】
【発明の目的】本発明は、むだな信号あるいは人間の介
在を必要とせずに、アドレス範囲の割り当てを完全に自
由にする装置と方法を提供することを目的とする。
在を必要とせずに、アドレス範囲の割り当てを完全に自
由にする装置と方法を提供することを目的とする。
【０００８】
【発明の概要】本発明のコンピュータシステムにはシス
テムの複数のカードスロットに結合された複数のアドレ
ス線を有するバスが設けられており、それぞれのカード
スロットは特有の順序付けがなされたアドレス線を受け
取る。すなわち、それぞれのカードスロットはシステム
中の他のカードスロットのどれとも異なるように順序付
けされたアドレス線を受け取る。それぞれのカードスロ
ットにおけるアドレス線の順序付けは、システム中の他
のカードスロットに対するそれぞれのカードスロットの
物理ロケーション（すなわち物理アドレス）を表す。本
発明の一実施例によれば、カードスロットに設置された
それぞれのカードは、アドレス線のうちの少なくとも選
択されたものに与えられたコードに応答して、そのカー
ドが設置されたスロットの物理アドレス（ハード物理ア
ドレス）を自分で判定できるようにし、またそのカード
のアドレス範囲（ソフト物理アドレス）を確立する手段
を有する。しかし、固定のアドレス範囲を有するカー
ド、例えば固定サイズのメモリを有するメモリカードの
場合には、かかる手段は必要でない場合がある。これは
スロットの物理アドレスが、カードが応答するアドレス
範囲に直接対応することがあるためである。
テムの複数のカードスロットに結合された複数のアドレ
ス線を有するバスが設けられており、それぞれのカード
スロットは特有の順序付けがなされたアドレス線を受け
取る。すなわち、それぞれのカードスロットはシステム
中の他のカードスロットのどれとも異なるように順序付
けされたアドレス線を受け取る。それぞれのカードスロ
ットにおけるアドレス線の順序付けは、システム中の他
のカードスロットに対するそれぞれのカードスロットの
物理ロケーション（すなわち物理アドレス）を表す。本
発明の一実施例によれば、カードスロットに設置された
それぞれのカードは、アドレス線のうちの少なくとも選
択されたものに与えられたコードに応答して、そのカー
ドが設置されたスロットの物理アドレス（ハード物理ア
ドレス）を自分で判定できるようにし、またそのカード
のアドレス範囲（ソフト物理アドレス）を確立する手段
を有する。しかし、固定のアドレス範囲を有するカー
ド、例えば固定サイズのメモリを有するメモリカードの
場合には、かかる手段は必要でない場合がある。これは
スロットの物理アドレスが、カードが応答するアドレス
範囲に直接対応することがあるためである。
【０００９】本発明の一実施例によれば、アドレス線
は、どのカードスロットについて見ても、アドレス線の
選択された対がシステム中のその直前および直後のカー
ドスロットに対して反転するように順序付けられてい
る。最低順位のアドレス線対の順序は一つおきのカード
スロットにおいて反転し、アドレス線対の順位が１つ上
がる毎に、その直前のアドレス線対の順序付けの頻度の
半分の頻度で反転する。しかし、本発明はこの順序付け
には限定されず、それぞれのカードスロットが特有の順
序付けがなされたアドレス線対を受け取るようないかな
る順序付けも本発明の範囲に含まれる。
は、どのカードスロットについて見ても、アドレス線の
選択された対がシステム中のその直前および直後のカー
ドスロットに対して反転するように順序付けられてい
る。最低順位のアドレス線対の順序は一つおきのカード
スロットにおいて反転し、アドレス線対の順位が１つ上
がる毎に、その直前のアドレス線対の順序付けの頻度の
半分の頻度で反転する。しかし、本発明はこの順序付け
には限定されず、それぞれのカードスロットが特有の順
序付けがなされたアドレス線対を受け取るようないかな
る順序付けも本発明の範囲に含まれる。
【００１０】プロセッサから出るのと同じ予め選択され
た順序のアドレスビットを用いてカード上でのアドレシ
ングを行わなければならないアプリケーションにおいて
は、本発明によれば、カード自体の上でその予め選択さ
れた順序を実効的に再確立する手段が提供される。
た順序のアドレスビットを用いてカード上でのアドレシ
ングを行わなければならないアプリケーションにおいて
は、本発明によれば、カード自体の上でその予め選択さ
れた順序を実効的に再確立する手段が提供される。
【００１１】本発明の他の特徴および利点は以下の説明
と図面から明らかになるであろう。
と図面から明らかになるであろう。
【００１２】
【実施例】図中、同様な数字は同様な構成要素を指す。
図１には、本発明の一実施例による単純化された実現形
態を示す。図１は、アドレス線Ａ０〜Ａ５からなる６ビ
ットのアドレスバス１２を採用した簡単なコンピュータ
システムに対して本発明を適用したものを示す。しか
し、本発明はいかなる幅のアドレスバスに対しても適用
できるものである。図１に示す６ビットの実施態様は、
説明の簡略化のためにのみ示すものであり、この発明は
これに限定されない。
図１には、本発明の一実施例による単純化された実現形
態を示す。図１は、アドレス線Ａ０〜Ａ５からなる６ビ
ットのアドレスバス１２を採用した簡単なコンピュータ
システムに対して本発明を適用したものを示す。しか
し、本発明はいかなる幅のアドレスバスに対しても適用
できるものである。図１に示す６ビットの実施態様は、
説明の簡略化のためにのみ示すものであり、この発明は
これに限定されない。
【００１３】図示するように、この例のコンピュータシ
ステムのバックプレーンは、それぞれがメモリカード、
コントローラカード、周辺装置関連のカードといった周
知のあらゆるタイプのカード１０を受けるための複数の
カードスロットＳ１〜Ｓ４を有する。カードスロットＳ
１〜Ｓ４のそれぞれは、アドレスバス１２と当該カード
スロットに設置されたカード１０との通信用の複数のピ
ンＡ−Ｆを有する。カード１０のそれぞれはこのコンピ
ュータシステムと周知の方法で結合されたプロセッサ
（図３参照）と通信し、プロセッサはカード１０の内の
１つを選択するためにアドレスバス１２上にアドレスを
提供し、メモリカードのようなカードの場合にはデータ
を含むメモリ等の個々のアドレス可能なロケーションを
アドレスするためのアドレスを提供する。
ステムのバックプレーンは、それぞれがメモリカード、
コントローラカード、周辺装置関連のカードといった周
知のあらゆるタイプのカード１０を受けるための複数の
カードスロットＳ１〜Ｓ４を有する。カードスロットＳ
１〜Ｓ４のそれぞれは、アドレスバス１２と当該カード
スロットに設置されたカード１０との通信用の複数のピ
ンＡ−Ｆを有する。カード１０のそれぞれはこのコンピ
ュータシステムと周知の方法で結合されたプロセッサ
（図３参照）と通信し、プロセッサはカード１０の内の
１つを選択するためにアドレスバス１２上にアドレスを
提供し、メモリカードのようなカードの場合にはデータ
を含むメモリ等の個々のアドレス可能なロケーションを
アドレスするためのアドレスを提供する。
【００１４】図１の左側にはプロセッサから発せられた
アドレスバス１２を示す。アドレス線の順序は従来通り
あらかじめ選択された順序、すなわちＡ０、Ａ１、Ａ
２、Ａ３、Ａ４、Ａ５の順となっていることがわかるで
あろう。しかし、本発明によれば、アドレス線Ａ０〜Ａ
５は、各カードスロットＳ１〜Ｓ４のピンが他のカード
スロットのどれとも異なるアドレス線の順序付けを受け
取るような方法でカードスロットＳ１〜Ｓ４のピンＡ〜
Ｆに結合される。したがって、カードスロットＳ１〜Ｓ
４はユニークなアドレス線の順序付けを受取り、またこ
の順序付けはシステム中の他のカードスロットに対する
特定のカードスロツトの物理ロケーションあるいはアド
レスを示すものであることが理解されるであろう。
アドレスバス１２を示す。アドレス線の順序は従来通り
あらかじめ選択された順序、すなわちＡ０、Ａ１、Ａ
２、Ａ３、Ａ４、Ａ５の順となっていることがわかるで
あろう。しかし、本発明によれば、アドレス線Ａ０〜Ａ
５は、各カードスロットＳ１〜Ｓ４のピンが他のカード
スロットのどれとも異なるアドレス線の順序付けを受け
取るような方法でカードスロットＳ１〜Ｓ４のピンＡ〜
Ｆに結合される。したがって、カードスロットＳ１〜Ｓ
４はユニークなアドレス線の順序付けを受取り、またこ
の順序付けはシステム中の他のカードスロットに対する
特定のカードスロツトの物理ロケーションあるいはアド
レスを示すものであることが理解されるであろう。
【００１５】本発明の一実施例によれば、アドレス線の
順序付けは図１に示すようになっている。この図に示す
ように、また図２からもっとよくわかるように、アドレ
ス線の選択された対の順序付けはどのカードスロットに
おいてもシステム中の直前および直後のカードスロット
に対して反転されている。したがってカードスロットＳ
１はアドレス線をそれらがプロセッサから発せられたの
と同じ順序で受け取る。しかし、アドレス線Ａ０及びＡ
１の順序付けはカードスロットＳ２では逆になる。カー
ドスロットＡ３では、アドレス線Ａ２及びＡ３の順序付
けが逆になり、カードスロットＡ４の場合には、アドレ
ス線Ａ０及びＡ１の順序付けが逆になり、アドレス線Ａ
２及びＡ３の順序付けが逆になる。さらに、図１及び図
２に示す実施例では、アドレス線の順序付けは２値的な
性格を有する。したがって、最下位のアドレス線対（Ａ
０、Ａ１）の順序付けはカードスロット１つ毎に反転し
（Ｓ１、Ｓ３等）、アドレス線対の順位が上る毎に（Ａ
２、Ａ３の対あるいはＡ４、Ａ５の対）の直前のアドレ
ス線対の順序付けの頻度の半分の頻度で反転する。図２
の表はこの２値的な順序付けをより詳細に示すものであ
る。ここでも、６ビットアドレスバスと４つのカードス
ロットのみを示すが、これは簡略化と説明を容易にする
ためであり、いかなる幅のアドレスバス、またいかなる
適当な数のカードスロットを設けてもよいことを強調し
ておかなければならない。さらに、この発明は図に示す
アドレス線の２値的な順序付けに限定されないことを強
調しておかなければならない。
順序付けは図１に示すようになっている。この図に示す
ように、また図２からもっとよくわかるように、アドレ
ス線の選択された対の順序付けはどのカードスロットに
おいてもシステム中の直前および直後のカードスロット
に対して反転されている。したがってカードスロットＳ
１はアドレス線をそれらがプロセッサから発せられたの
と同じ順序で受け取る。しかし、アドレス線Ａ０及びＡ
１の順序付けはカードスロットＳ２では逆になる。カー
ドスロットＡ３では、アドレス線Ａ２及びＡ３の順序付
けが逆になり、カードスロットＡ４の場合には、アドレ
ス線Ａ０及びＡ１の順序付けが逆になり、アドレス線Ａ
２及びＡ３の順序付けが逆になる。さらに、図１及び図
２に示す実施例では、アドレス線の順序付けは２値的な
性格を有する。したがって、最下位のアドレス線対（Ａ
０、Ａ１）の順序付けはカードスロット１つ毎に反転し
（Ｓ１、Ｓ３等）、アドレス線対の順位が上る毎に（Ａ
２、Ａ３の対あるいはＡ４、Ａ５の対）の直前のアドレ
ス線対の順序付けの頻度の半分の頻度で反転する。図２
の表はこの２値的な順序付けをより詳細に示すものであ
る。ここでも、６ビットアドレスバスと４つのカードス
ロットのみを示すが、これは簡略化と説明を容易にする
ためであり、いかなる幅のアドレスバス、またいかなる
適当な数のカードスロットを設けてもよいことを強調し
ておかなければならない。さらに、この発明は図に示す
アドレス線の２値的な順序付けに限定されないことを強
調しておかなければならない。
【００１６】本発明は一定数のアドレス可能なロケーシ
ョンを有するカード１０の場合についてここまで説明し
たように、採用することができる。しかし、このような
場合には、それぞれのカードのアドレス範囲はそのカー
ドが差し込まれたカードスロットの物理アドレスに直接
対応しなければならない。前述したように、カードスロ
ットの物理アドレスはそれがたまたま受け取ったアドレ
ス線Ａ０〜Ａ５の特定の順序付けによって決まる。例え
ば、カード１０のそれぞれが固定されたサイズのメモリ
カードであり、それらの各アドレス範囲がそれが差し込
まれるカードスロツトＳ１〜Ｓ４の物理アドレスに対応
する場合、本発明は充分に機能する。しかし、当業者に
とってはこのようなシステムにはフレキシビリティがな
く、実際にこのようなシステムに採用できるカードのタ
イプがかなり制限されることは明白であろう。
ョンを有するカード１０の場合についてここまで説明し
たように、採用することができる。しかし、このような
場合には、それぞれのカードのアドレス範囲はそのカー
ドが差し込まれたカードスロットの物理アドレスに直接
対応しなければならない。前述したように、カードスロ
ットの物理アドレスはそれがたまたま受け取ったアドレ
ス線Ａ０〜Ａ５の特定の順序付けによって決まる。例え
ば、カード１０のそれぞれが固定されたサイズのメモリ
カードであり、それらの各アドレス範囲がそれが差し込
まれるカードスロツトＳ１〜Ｓ４の物理アドレスに対応
する場合、本発明は充分に機能する。しかし、当業者に
とってはこのようなシステムにはフレキシビリティがな
く、実際にこのようなシステムに採用できるカードのタ
イプがかなり制限されることは明白であろう。
【００１７】ここまで説明した図１及び図２のシステム
と方法の問題点をより詳しく述べるために下に示す表を
検討してみよう。この表には、プロセッサによって線Ａ
０〜Ａ３上に送ることのできる各アドレスコード（第１
欄）と、それらがアドレス線の２値的順序付けを採用す
る図１に例示したシステムのカードスロットＳ１〜Ｓ４
のそれぞれによってどのように受け取られるか（第２欄
〜第５欄）を示す。
と方法の問題点をより詳しく述べるために下に示す表を
検討してみよう。この表には、プロセッサによって線Ａ
０〜Ａ３上に送ることのできる各アドレスコード（第１
欄）と、それらがアドレス線の２値的順序付けを採用す
る図１に例示したシステムのカードスロットＳ１〜Ｓ４
のそれぞれによってどのように受け取られるか（第２欄
〜第５欄）を示す。
【００１８】
【表１】
【００１９】表からわかるように、これらのアドレスの
うち４つ（コメント欄に“コードＯＫ”と書いてあるも
の）はうまく機能するが、残りのコードについてはエイ
リアス、すなわち複数のカードスロットをアドレスする
結果起こる競合が発生する。また、アドレスバスの２値
的順序付けを行う場合、各ビット対（すなわちビット対
Ａ０、Ａ１及びビット対Ａ２、Ａ３）は正しいアドレス
シングを行うためにはＸＯＲパターン（つまり、対にな
ったビットのうちの一方が１、他方が０であるパター
ン）を持っていなければならない。この２値的順序付け
システムを用いてアドレスできるスロットの数は２Ｂで
ある。ここでＢは特定の実施態様におけるビット対の数
である。上の表では、Ｂは２であり、アドレスできるス
ロットの数は４である。このようにこの特定の実施態様
におけるアドレスできる範囲には限度がある。
うち４つ（コメント欄に“コードＯＫ”と書いてあるも
の）はうまく機能するが、残りのコードについてはエイ
リアス、すなわち複数のカードスロットをアドレスする
結果起こる競合が発生する。また、アドレスバスの２値
的順序付けを行う場合、各ビット対（すなわちビット対
Ａ０、Ａ１及びビット対Ａ２、Ａ３）は正しいアドレス
シングを行うためにはＸＯＲパターン（つまり、対にな
ったビットのうちの一方が１、他方が０であるパター
ン）を持っていなければならない。この２値的順序付け
システムを用いてアドレスできるスロットの数は２Ｂで
ある。ここでＢは特定の実施態様におけるビット対の数
である。上の表では、Ｂは２であり、アドレスできるス
ロットの数は４である。このようにこの特定の実施態様
におけるアドレスできる範囲には限度がある。
【００２０】Ｎビットのアドレスバスに対する順序付け
の可能な組合せの数はＮ！と示すことができる。また、
Ｎが偶数の場合はＮ／２個のビットが１であり、Ｎ／２
個のビットが０であり、（エイリアスなしで）アドレス
可能なスロットの最大数はＮ！／（（Ｎ／２）！×（Ｎ
／２）！）となることがわかる。また、Ｎが奇数の場合
には（Ｎ−１）／２個のビットが１で（Ｎ＋１）／２個
のビットが０であるか、あるいは（Ｎ＋１）／２個のビ
ットは１で（Ｎ−１）／２個のビットが０であるかのい
ずれかであり、（エイリアスなしで）アドレス可能なス
ロットの最大数はＮ！（（（Ｎ＋１）／２）！×（Ｎ−
１）／２）！）であることがわかる。
の可能な組合せの数はＮ！と示すことができる。また、
Ｎが偶数の場合はＮ／２個のビットが１であり、Ｎ／２
個のビットが０であり、（エイリアスなしで）アドレス
可能なスロットの最大数はＮ！／（（Ｎ／２）！×（Ｎ
／２）！）となることがわかる。また、Ｎが奇数の場合
には（Ｎ−１）／２個のビットが１で（Ｎ＋１）／２個
のビットが０であるか、あるいは（Ｎ＋１）／２個のビ
ットは１で（Ｎ−１）／２個のビットが０であるかのい
ずれかであり、（エイリアスなしで）アドレス可能なス
ロットの最大数はＮ！（（（Ｎ＋１）／２）！×（Ｎ−
１）／２）！）であることがわかる。
【００２１】上述したように、以上説明した本発明は
「固定サイズの」メモリシステムに採用することができ
る。しかし、アドレスバス１２上に送られるアドレス
は、上述のアドレス線の２値的順序付けを採用した場合
には、信号線を追加する必要がある。（例えば上の表に
あるように）４ビットアドレスバスＡ０〜Ａ３を有する
簡単なプロセッサＰを考える。以上で説明したシステム
では各スロットに２つのアドレスビット（例えばＢ１、
Ｂ３）を追加して設けることが必要である。図３を参照
されたい。追加するビットＢ１、Ｂ３はプロセッサＰか
ら発せられる２つのアドレスビットＡ０、Ａ１を単に反
転したものである。カード１０はプロセッサＰと同数
（この例では４）のアドレス線入力Ｃ０〜Ｃ３を有する
が、カード１０のアドレス線入力Ｃ０〜Ｃ３はスロット
８に設けられた６つのアドレスビットＢ０〜Ｂ５のうち
の４つだけを受け取るように接続されている。図３にお
いて、カード１０のアドレス線入力Ｃ０、Ｃ１は「カー
ド選択」機能を実行する。したがって、カード１０が挿
入されたスロットＳ１〜Ｓ４に応じてＣ０はＢ０かＢ１
のいずれかに接続され、Ｃ１はＢ２かＢ３のいずれかに
接続される。２本の追加された線がバックプレーンに加
わったが、カード１０上には４本の線しか必要とせず、
ＤＩＰスイッチは不要である。
「固定サイズの」メモリシステムに採用することができ
る。しかし、アドレスバス１２上に送られるアドレス
は、上述のアドレス線の２値的順序付けを採用した場合
には、信号線を追加する必要がある。（例えば上の表に
あるように）４ビットアドレスバスＡ０〜Ａ３を有する
簡単なプロセッサＰを考える。以上で説明したシステム
では各スロットに２つのアドレスビット（例えばＢ１、
Ｂ３）を追加して設けることが必要である。図３を参照
されたい。追加するビットＢ１、Ｂ３はプロセッサＰか
ら発せられる２つのアドレスビットＡ０、Ａ１を単に反
転したものである。カード１０はプロセッサＰと同数
（この例では４）のアドレス線入力Ｃ０〜Ｃ３を有する
が、カード１０のアドレス線入力Ｃ０〜Ｃ３はスロット
８に設けられた６つのアドレスビットＢ０〜Ｂ５のうち
の４つだけを受け取るように接続されている。図３にお
いて、カード１０のアドレス線入力Ｃ０、Ｃ１は「カー
ド選択」機能を実行する。したがって、カード１０が挿
入されたスロットＳ１〜Ｓ４に応じてＣ０はＢ０かＢ１
のいずれかに接続され、Ｃ１はＢ２かＢ３のいずれかに
接続される。２本の追加された線がバックプレーンに加
わったが、カード１０上には４本の線しか必要とせず、
ＤＩＰスイッチは不要である。
【００２２】もっと一般的な非２値的なアドレス線の順
序付けを採用した場合、メモリデコードを行うためにメ
モリカード、例えばＲＯＭ、ＰＬＡ等、にマッピングロ
ジックを設けることが必要な場合がある。
序付けを採用した場合、メモリデコードを行うためにメ
モリカード、例えばＲＯＭ、ＰＬＡ等、にマッピングロ
ジックを設けることが必要な場合がある。
【００２３】本発明の他の実施例によれば、このアドレ
ス指定法およびシステムを実施するのに線を追加する必
要はない。本発明のこの実施例では、各カード１０が応
答するアドレス範囲を設定するために、各カードを個別
にアドレスできるようにする。この実施例によれば、ア
ドレス線は上述のように特有の順序に順序付けされる。
さらに、各カード１０はアドレス線のうちの少なくとも
選択されたものに与えられたコードに応答し、カード
が、自分の設置されているスロットの物理アドレス（ハ
ード物理アドレス）を判定し、またそのカードのアドレ
ス範囲（ソフト物理アドレス）を確立するための手段を
含む。かかる手段を図４に示す。
ス指定法およびシステムを実施するのに線を追加する必
要はない。本発明のこの実施例では、各カード１０が応
答するアドレス範囲を設定するために、各カードを個別
にアドレスできるようにする。この実施例によれば、ア
ドレス線は上述のように特有の順序に順序付けされる。
さらに、各カード１０はアドレス線のうちの少なくとも
選択されたものに与えられたコードに応答し、カード
が、自分の設置されているスロットの物理アドレス（ハ
ード物理アドレス）を判定し、またそのカードのアドレ
ス範囲（ソフト物理アドレス）を確立するための手段を
含む。かかる手段を図４に示す。
【００２４】発明のこの側面についての説明を始める前
に、まず従来のメモリカードの詳細について論じておく
ことが有益であろう。この説明においては図４を参照す
る。ただし図４の一部だけが従来技術を例示するもので
あり、その他の部分はこの発明を例示するものである。
またメモリカードの例はこの発明を説明するためにのみ
提示するものであり、この発明はメモリカード上の使用
に限定されるものではない。
に、まず従来のメモリカードの詳細について論じておく
ことが有益であろう。この説明においては図４を参照す
る。ただし図４の一部だけが従来技術を例示するもので
あり、その他の部分はこの発明を例示するものである。
またメモリカードの例はこの発明を説明するためにのみ
提示するものであり、この発明はメモリカード上の使用
に限定されるものではない。
【００２５】図４に例示するメモリカード１０は従来の
態様でアドレスバス１２を受け入れる。データがこれも
周知の方法でデータバス２０上に提供される。当該技術
において通常行われるように、選択されたアドレス線は
これらのカードのうちの１枚を選択するために用いら
れ、残りのアドレス線（あるいは少なくともその一部）
は各カード１０の中のアドレス可能なロケーションをア
ドレスするのに用いられる。図４に例示するカード１０
においては、アドレス線Ａ４、Ａ５は“選択”アドレス
線として採用されている。したがってアドレス線Ａ０〜
Ａ３が４：１６のデマルチプレクサ１６を介してカード
１０上の複数のメモリロケーションのうちの１つをアド
レスするのに用いられる。図４に示すように、アドレス
バス１２とデータバス２０はともにそれぞれのカードス
ロットのコネクタピン１４を介してシステムのバックプ
レーンに結合されている。
態様でアドレスバス１２を受け入れる。データがこれも
周知の方法でデータバス２０上に提供される。当該技術
において通常行われるように、選択されたアドレス線は
これらのカードのうちの１枚を選択するために用いら
れ、残りのアドレス線（あるいは少なくともその一部）
は各カード１０の中のアドレス可能なロケーションをア
ドレスするのに用いられる。図４に例示するカード１０
においては、アドレス線Ａ４、Ａ５は“選択”アドレス
線として採用されている。したがってアドレス線Ａ０〜
Ａ３が４：１６のデマルチプレクサ１６を介してカード
１０上の複数のメモリロケーションのうちの１つをアド
レスするのに用いられる。図４に示すように、アドレス
バス１２とデータバス２０はともにそれぞれのカードス
ロットのコネクタピン１４を介してシステムのバックプ
レーンに結合されている。
【００２６】アドレス選択にＤＩＰスイッチを用いる従
来技術においては、カード１０はアドレス選択線Ａ４、
Ａ５に現れる“選択”アドレスビットを、一般に“選
択”アドレス線Ａ４、Ａ５に現れるアドレスビットをＤ
ＩＰスイッチを用いてユーザが設定するアドレスと比較
する回路（図示せず）に与えることによってアドレスさ
れる。これらの設定によって、カード１０が応答するア
ドレス範囲が指定される。“選択”アドレス線に現れる
アドレスビットとＤＩＰスイッチの設定が一致した場
合、個々のメモリロケーション１８は残りのアドレス線
Ａ０〜Ａ３に現れるアドレスビットに応答するようにな
る。図１のカード１０についてここまで説明したことは
当該技術分野においては周知である。
来技術においては、カード１０はアドレス選択線Ａ４、
Ａ５に現れる“選択”アドレスビットを、一般に“選
択”アドレス線Ａ４、Ａ５に現れるアドレスビットをＤ
ＩＰスイッチを用いてユーザが設定するアドレスと比較
する回路（図示せず）に与えることによってアドレスさ
れる。これらの設定によって、カード１０が応答するア
ドレス範囲が指定される。“選択”アドレス線に現れる
アドレスビットとＤＩＰスイッチの設定が一致した場
合、個々のメモリロケーション１８は残りのアドレス線
Ａ０〜Ａ３に現れるアドレスビットに応答するようにな
る。図１のカード１０についてここまで説明したことは
当該技術分野においては周知である。
【００２７】本発明によれば、各カード１０は、アドレ
ス線のうち少なくとも選択されたものに与えられたコー
ドに応答して、自分が差し込まれているスロットの物理
アドレス（ハード物理アドレス）を判定できるように
し、また、そのカードのアドレス範囲（ソフト物理アド
レス）を確立するための手段を含む。例として挙げるこ
れらの機能を実現するための回路は以下に詳細に説明す
る構成要素２２〜４０からなる。本発明はいかなる意味
でも図示した回路構成に限定されず、また主たるハード
物理アドレスおよびソフト物理アドレス選択機能を実現
するいかなる回路も本発明の範囲内に入ると考えられる
ことを理解しなければならない。
ス線のうち少なくとも選択されたものに与えられたコー
ドに応答して、自分が差し込まれているスロットの物理
アドレス（ハード物理アドレス）を判定できるように
し、また、そのカードのアドレス範囲（ソフト物理アド
レス）を確立するための手段を含む。例として挙げるこ
れらの機能を実現するための回路は以下に詳細に説明す
る構成要素２２〜４０からなる。本発明はいかなる意味
でも図示した回路構成に限定されず、また主たるハード
物理アドレスおよびソフト物理アドレス選択機能を実現
するいかなる回路も本発明の範囲内に入ると考えられる
ことを理解しなければならない。
【００２８】図４に例示する回路はそれぞれがそのクロ
ック入力４４で制御信号ＣＳ１を受け取る一対のラッチ
２２、２４を含む。ラッチ２２はそのデータ入力でカー
ドの選択されたアドレス入力線のうちの１つに現れるア
ドレスビットを受け取る。図４の例では、ラッチ２２は
カード１０に対してアドレス入力線Ａを介して与えられ
るアドレスビットを受け取る。同様に、ラッチ２４は選
択されたアドレス入力線のうちの１つに現れるアドレス
ビットをそのデータ入力で受け取る。図４の例におい
て、ラッチ２４をカード１０に対してアドレス入力線Ｃ
を介して与えられるアドレスビットを受け取る。図２の
例のアドレス入力線Ａ、Ｃとつながっている特定のアド
レス線Ａ０〜Ａ５は、採用される特定のアドレス線の順
序付けとカード１０が差し込まれたスロットＳ１〜Ｓ４
に応じて変わりうる。例えば、カードがスロットＳ１に
差し込まれている場合、アドレス入力線Ａ、Ｃはそれぞ
れアドレス線Ａ０、Ａ２とつながる。しかし、カードが
スロットＳ４に差し込まれている場合、アドレス入力線
Ａ、Ｃはそれぞれアドレス線Ａ１、Ａ３とつながる。ま
た、図４の例においてアドレスビット線Ａ、Ｃに現れる
アドレスビットは、線４４上に現れる制御信号ＣＳ１の
発生時にラッチ２２、２４にラッチされることがわかる
であろう。これらのラッチされたビットは、その後、以
下に説明するように用いられる。以下に明かとなるよう
に、制御信号ＣＳ１の発生後にラッチ２２、２４に記憶
されたデータは、カード１０が差し込まれているスロッ
トを表す。つまり、カード１０のハード物理アドレスは
これらのラッチに記憶される。ラッチ２２の出力にはＭ
ＡＴＣＨ１とラベルがつけられており、ラッチ２４の出
力にはＭＡＴＣＨ０とラベルがつけられていることに注
意されたい。
ック入力４４で制御信号ＣＳ１を受け取る一対のラッチ
２２、２４を含む。ラッチ２２はそのデータ入力でカー
ドの選択されたアドレス入力線のうちの１つに現れるア
ドレスビットを受け取る。図４の例では、ラッチ２２は
カード１０に対してアドレス入力線Ａを介して与えられ
るアドレスビットを受け取る。同様に、ラッチ２４は選
択されたアドレス入力線のうちの１つに現れるアドレス
ビットをそのデータ入力で受け取る。図４の例におい
て、ラッチ２４をカード１０に対してアドレス入力線Ｃ
を介して与えられるアドレスビットを受け取る。図２の
例のアドレス入力線Ａ、Ｃとつながっている特定のアド
レス線Ａ０〜Ａ５は、採用される特定のアドレス線の順
序付けとカード１０が差し込まれたスロットＳ１〜Ｓ４
に応じて変わりうる。例えば、カードがスロットＳ１に
差し込まれている場合、アドレス入力線Ａ、Ｃはそれぞ
れアドレス線Ａ０、Ａ２とつながる。しかし、カードが
スロットＳ４に差し込まれている場合、アドレス入力線
Ａ、Ｃはそれぞれアドレス線Ａ１、Ａ３とつながる。ま
た、図４の例においてアドレスビット線Ａ、Ｃに現れる
アドレスビットは、線４４上に現れる制御信号ＣＳ１の
発生時にラッチ２２、２４にラッチされることがわかる
であろう。これらのラッチされたビットは、その後、以
下に説明するように用いられる。以下に明かとなるよう
に、制御信号ＣＳ１の発生後にラッチ２２、２４に記憶
されたデータは、カード１０が差し込まれているスロッ
トを表す。つまり、カード１０のハード物理アドレスは
これらのラッチに記憶される。ラッチ２２の出力にはＭ
ＡＴＣＨ１とラベルがつけられており、ラッチ２４の出
力にはＭＡＴＣＨ０とラベルがつけられていることに注
意されたい。
【００２９】図４に例示する回路は、また論理回路（Ａ
ＮＤゲート）３０によって与えられる信号をそれぞれク
ロック入力４６で受け取る一対のラッチ３２、３４も含
む。ラッチ３４は、ラッチ２２に与えられるものと同じ
アドレスビット、すなわちアドレス入力線Ａに現れるア
ドレスビットをそのテータ入力で受け取る。同様に、ラ
ッチ３２はラッチ２４に与えられるものと同じアドレス
ビット、すなわちアドレス入力線Ｃに現れるアドレスビ
ットをそのデータ入力で受け取る。したがって、アドレ
ス入力線Ａ、Ｃに現れるアドレスビットは、論理回路３
０によって与えられる信号の発生時にラッチ３２、３４
にラッチされる。以下に明かとなるように、論理回路３
０からの信号の発生後にラッチ３２、３４に記憶された
データは、カード１０が選択されたときに応答するアド
レス範囲を表す。つまり、カード１０のソフト物理アド
レスはラッチ３２、３４に記憶される。本発明のこの機
能は各カード１０のアドレス範囲を個別に確立できるよ
うにする。
ＮＤゲート）３０によって与えられる信号をそれぞれク
ロック入力４６で受け取る一対のラッチ３２、３４も含
む。ラッチ３４は、ラッチ２２に与えられるものと同じ
アドレスビット、すなわちアドレス入力線Ａに現れるア
ドレスビットをそのテータ入力で受け取る。同様に、ラ
ッチ３２はラッチ２４に与えられるものと同じアドレス
ビット、すなわちアドレス入力線Ｃに現れるアドレスビ
ットをそのデータ入力で受け取る。したがって、アドレ
ス入力線Ａ、Ｃに現れるアドレスビットは、論理回路３
０によって与えられる信号の発生時にラッチ３２、３４
にラッチされる。以下に明かとなるように、論理回路３
０からの信号の発生後にラッチ３２、３４に記憶された
データは、カード１０が選択されたときに応答するアド
レス範囲を表す。つまり、カード１０のソフト物理アド
レスはラッチ３２、３４に記憶される。本発明のこの機
能は各カード１０のアドレス範囲を個別に確立できるよ
うにする。
【００３０】リセットサイクル中といったコンピュータ
の動作の初期段階において、あるいは他の適当なあるい
は所望の時間に、カード１０のハード物理アドレスの設
定のためのコードが、ラッチ２２、２４とつながってい
る選択されたアドレス入力線上に与えられる。制御信号
ＣＳ１はこの時間中に与えられ、このコードがラッチ２
２、２４によってラッチされるようにする。制御信号Ｃ
Ｓ１は、たとえばリセット信号、あるいはプロセッサの
発生する既存の制御信号のユニークな組合せとすること
ができる。
の動作の初期段階において、あるいは他の適当なあるい
は所望の時間に、カード１０のハード物理アドレスの設
定のためのコードが、ラッチ２２、２４とつながってい
る選択されたアドレス入力線上に与えられる。制御信号
ＣＳ１はこの時間中に与えられ、このコードがラッチ２
２、２４によってラッチされるようにする。制御信号Ｃ
Ｓ１は、たとえばリセット信号、あるいはプロセッサの
発生する既存の制御信号のユニークな組合せとすること
ができる。
【００３１】図１および図２を検討し、また以下の説明
を読めば、“正しい”コードがプロセッサから送出され
ると、カードスロット毎にアドレス線の順序付けが異な
っているために各カード１０はそのアドレス入力線Ａ、
Ｃから異なるコードを受け取ることがわかるだろう。し
たがって、各カードのラッチ２２、２４は、ＣＳ１制御
信号の発生後は互いに異なるコードがラッチされてい
る。“正しい”コードとはエイリアスを起こさないコー
ドである。したがって、各ラッチへのコードの設定のた
めにアドレスバス上に実際に送られるコードは、各カー
ドが必ず異なるコードを持つようにするものでなければ
ならない。プロセッサはこのような結果が得られるよう
に適宜プログラムすることができる。アドレス線の２値
的順序付けを用る場合は、これは常にアドレスバスのビ
ット対上にＸＯＲパターンを送ることによって達成する
ことができる。各カード１０が受け取るコードは、それ
が差し込まれているスロットによって決まるため、記憶
されたコードは本質的にはカードに対してそのカードが
差し込まれているスロットのハード物理アドレスを“教
える”。したがってカード１０のハード物理アドレスは
上述したことが起こった後ラッチに記憶される。
を読めば、“正しい”コードがプロセッサから送出され
ると、カードスロット毎にアドレス線の順序付けが異な
っているために各カード１０はそのアドレス入力線Ａ、
Ｃから異なるコードを受け取ることがわかるだろう。し
たがって、各カードのラッチ２２、２４は、ＣＳ１制御
信号の発生後は互いに異なるコードがラッチされてい
る。“正しい”コードとはエイリアスを起こさないコー
ドである。したがって、各ラッチへのコードの設定のた
めにアドレスバス上に実際に送られるコードは、各カー
ドが必ず異なるコードを持つようにするものでなければ
ならない。プロセッサはこのような結果が得られるよう
に適宜プログラムすることができる。アドレス線の２値
的順序付けを用る場合は、これは常にアドレスバスのビ
ット対上にＸＯＲパターンを送ることによって達成する
ことができる。各カード１０が受け取るコードは、それ
が差し込まれているスロットによって決まるため、記憶
されたコードは本質的にはカードに対してそのカードが
差し込まれているスロットのハード物理アドレスを“教
える”。したがってカード１０のハード物理アドレスは
上述したことが起こった後ラッチに記憶される。
【００３２】また、動作の初期段階において、ただしハ
ード物理アドレスが上述したようにカード１０に送られ
た直後に、それぞれのカードのソフト物理アドレスガ個
々に設定される。これは次のように行われる。それぞれ
のカードはアドレス線Ａ４、Ａ５、すなわち選択線を介
してアドレスされる。これらのアドレスビットはコンパ
レータ２６、２８のＥ，Ｆと書いてある入力に与えられ
る。同時に、このアドレスされたカードの所望のアドレ
ス範囲（ソフト物理アドレス）に対応するコードが、カ
ード１０のアドレス入力線Ａ、Ｃとつながっているアド
レス線Ａ０〜Ａ３に置かれ、別の制御信号ＣＳ２が送ら
れる。ラッチ２２、２４の内容がこれによってこわされ
ることはない。これは制御信号ＣＳ１はこの期間中は送
られないためである。コンパレータ２６、２８は、アド
レス線Ａ４、Ａ５上のアドレスビットＥ、Ｆとラッチ２
２、２４に記憶されたハード物理アドレスとが一致した
時点を検出する。一致が検出されると、制御信号ＣＳ２
によって、論理ゲート３０はラッチ３２、３４のクロッ
ク入力をストローブする。これによって、このソフト物
理アドレスに対応するるコードがラッチ３２、３４にラ
ッチされる。記憶されたハード物理アドレスとバス上の
アドレスとの一致を検出したカードだけがソフト物理ア
ドレスを受け入れて記憶する。
ード物理アドレスが上述したようにカード１０に送られ
た直後に、それぞれのカードのソフト物理アドレスガ個
々に設定される。これは次のように行われる。それぞれ
のカードはアドレス線Ａ４、Ａ５、すなわち選択線を介
してアドレスされる。これらのアドレスビットはコンパ
レータ２６、２８のＥ，Ｆと書いてある入力に与えられ
る。同時に、このアドレスされたカードの所望のアドレ
ス範囲（ソフト物理アドレス）に対応するコードが、カ
ード１０のアドレス入力線Ａ、Ｃとつながっているアド
レス線Ａ０〜Ａ３に置かれ、別の制御信号ＣＳ２が送ら
れる。ラッチ２２、２４の内容がこれによってこわされ
ることはない。これは制御信号ＣＳ１はこの期間中は送
られないためである。コンパレータ２６、２８は、アド
レス線Ａ４、Ａ５上のアドレスビットＥ、Ｆとラッチ２
２、２４に記憶されたハード物理アドレスとが一致した
時点を検出する。一致が検出されると、制御信号ＣＳ２
によって、論理ゲート３０はラッチ３２、３４のクロッ
ク入力をストローブする。これによって、このソフト物
理アドレスに対応するるコードがラッチ３２、３４にラ
ッチされる。記憶されたハード物理アドレスとバス上の
アドレスとの一致を検出したカードだけがソフト物理ア
ドレスを受け入れて記憶する。
【００３３】これら２つの逐次的な動作の結果、それぞ
れのカードのハード及びソフト物理アドレスはともにカ
ード上に記憶される。さらに、それぞれのカードのアド
レス範囲を個々に設定することができる。明らかに、こ
の例のカード１０の回路構成と図４の回路構成は特定の
システムに設けられる所望の数の“選択”アドレスビッ
トに適するように拡張することができる。
れのカードのハード及びソフト物理アドレスはともにカ
ード上に記憶される。さらに、それぞれのカードのアド
レス範囲を個々に設定することができる。明らかに、こ
の例のカード１０の回路構成と図４の回路構成は特定の
システムに設けられる所望の数の“選択”アドレスビッ
トに適するように拡張することができる。
【００３４】動作中、カードは、コンパレータ３６、３
８の入力に現れるアドレスビットＥ、Ｆとラッチ３２、
３４によって記憶、提供されるアドレス範囲データとの
一致が発生したときに選択される。個々のロケーション
は、アドレス線Ａ０〜Ａ３上に現れるアドレスビットＡ
〜Ｄによってアドレス指定される。
８の入力に現れるアドレスビットＥ、Ｆとラッチ３２、
３４によって記憶、提供されるアドレス範囲データとの
一致が発生したときに選択される。個々のロケーション
は、アドレス線Ａ０〜Ａ３上に現れるアドレスビットＡ
〜Ｄによってアドレス指定される。
【００３５】メモリカードやある種のＩ／Ｏカードとい
った同一の記憶要素を含むいくつかのカードを有するシ
ステムについては、あるアドレスに対してどれが選択さ
れるかは、そのような選択がユニークである限り問題に
ならない。したがって、図１ないし図４に例示する実施
例において、追加のアドレス線すなわち実施例のアドレ
ス線Ａ０〜Ａ３は、ハードおよびソフト物理アドレスを
設定するための上述した２ステップの設定動作が採用さ
れる限り、上述したようにその順序を変更あるいは逆転
することができる。本発明のほとんどの実施例におい
て、カード選択に用いられるアドレス線とカード上の個
々のロケーションをアドレスするために用いられるアド
レス線は、ともに上述のようにカードスロット毎にその
順序を変える。
った同一の記憶要素を含むいくつかのカードを有するシ
ステムについては、あるアドレスに対してどれが選択さ
れるかは、そのような選択がユニークである限り問題に
ならない。したがって、図１ないし図４に例示する実施
例において、追加のアドレス線すなわち実施例のアドレ
ス線Ａ０〜Ａ３は、ハードおよびソフト物理アドレスを
設定するための上述した２ステップの設定動作が採用さ
れる限り、上述したようにその順序を変更あるいは逆転
することができる。本発明のほとんどの実施例におい
て、カード選択に用いられるアドレス線とカード上の個
々のロケーションをアドレスするために用いられるアド
レス線は、ともに上述のようにカードスロット毎にその
順序を変える。
【００３６】以上を別の表現でいえば、アドレス線Ａ０
〜Ａ３がカード間で入れ代わることは、アドレス線Ａ０
〜Ａ３上のそれぞれのユニークな組合せがカード上のロ
ケーションをユニークにアクセスする限り、メモリカー
ド等のカードに関しては問題ではない。たとえば、アド
レス線Ａ０〜Ａ３の２値的な順序がＭＳＢからＬＳＢで
あると仮定すると、アドレス線Ａ０〜Ａ３上にアドレス
００００を送ると４枚のカードのどれについてもそのデ
マルチプレクサ１６の線０を選択するが、アドレス００
０１はスロットＳ１とＳ３中のカードについてはそのデ
マルチプレクサ１６の線１を選択しスロットＳ２とＳ４
については線２を選択する。しかし、これは問題ではな
い。なぜなら、プロセッサが“０００１”と呼ぶ記憶ロ
ケーションをアドレスしようとするたびに、スロットＳ
２中のカードはこのアドレスに応答してデマルチプレク
サ１６の線２に結合されたレジスタへアクセスできるよ
うにするからである。
〜Ａ３がカード間で入れ代わることは、アドレス線Ａ０
〜Ａ３上のそれぞれのユニークな組合せがカード上のロ
ケーションをユニークにアクセスする限り、メモリカー
ド等のカードに関しては問題ではない。たとえば、アド
レス線Ａ０〜Ａ３の２値的な順序がＭＳＢからＬＳＢで
あると仮定すると、アドレス線Ａ０〜Ａ３上にアドレス
００００を送ると４枚のカードのどれについてもそのデ
マルチプレクサ１６の線０を選択するが、アドレス００
０１はスロットＳ１とＳ３中のカードについてはそのデ
マルチプレクサ１６の線１を選択しスロットＳ２とＳ４
については線２を選択する。しかし、これは問題ではな
い。なぜなら、プロセッサが“０００１”と呼ぶ記憶ロ
ケーションをアドレスしようとするたびに、スロットＳ
２中のカードはこのアドレスに応答してデマルチプレク
サ１６の線２に結合されたレジスタへアクセスできるよ
うにするからである。
【００３７】また、上で述べたことを少し別の言い方を
すれば、ビットＡ４及びＡ５の順序を、アドレスマッピ
ングを８スロットに拡張するために変更できない理由は
ない。この場合、同じアドレスに多数のカードが応答す
るのを防止するために、この順序はスロットの確立後
（以下の説明を参照されたい）に再確立する必要がある
場合がある。さらに、一次コード（すなわちハード物理
アドレスを設定するコード）が送られたのと同じ信号線
上に二次コード（すなわちソフト物理アドレスを設定す
る前述のコード）を送る必要はない。
すれば、ビットＡ４及びＡ５の順序を、アドレスマッピ
ングを８スロットに拡張するために変更できない理由は
ない。この場合、同じアドレスに多数のカードが応答す
るのを防止するために、この順序はスロットの確立後
（以下の説明を参照されたい）に再確立する必要がある
場合がある。さらに、一次コード（すなわちハード物理
アドレスを設定するコード）が送られたのと同じ信号線
上に二次コード（すなわちソフト物理アドレスを設定す
る前述のコード）を送る必要はない。
【００３８】アプリケーションによっては、アドレス線
がプロセッサから発せられる順序（つまり、アドレス線
のビット重みの順序）と一致するようにカード上でアド
レス線の順序付けを有効に再確立することが必要である
場合がある。これは個々のアドレス可能なロケーション
をアドレス線でプロセッサから発せられるのと同じ順序
でアドレスしなければならないある種のＩ／Ｏカードの
場合にこれがあてはまる。この順序を有効に再確立する
１つの手段を図５に示す。このような回路は、好適に
は、必要に応じてカード１０のそれぞれに直接設けられ
る。図５の回路には影響されるアドレス線の対を受け取
る複数のＸ−Ｙセレクタ４８〜５４が設けられている。
一対のＸ−Ｙセレクタ４８、５０は、ラッチ２２からの
ＭＡＴＣＨ０信号に応答してカード１０上のアドレス入
力線Ａとアドレス入力線Ｂのうちの一方を選択する。同
様に、Ｘ−Ｙセレクタ４８、５０はラッチ２４からのＭ
ＡＴＣＨ１信号に応答してカード上のアドレス入力線Ｃ
とアドレス入力線Ｄのうちの一方を選択する。図示する
ように、アドレス入力線Ａ、Ｂは、セレクタ４８のＸ、
Ｙ入力にセレクタ５０と逆の順序で与えられている。セ
レクタ５２、５４に与えられたアドレス入力線Ｃ、Ｄの
場合にも同じことがあてはまる。したがって、ハード物
理アドレスがラッチ２２、２４にラッチされた後、セレ
クタ４８〜５４は“正しい”アドレス入力線を選択し、
それによってアドレス線がプロセッサから発せられる順
序をカード上で再確立する働きをすることが理解される
であろう。
がプロセッサから発せられる順序（つまり、アドレス線
のビット重みの順序）と一致するようにカード上でアド
レス線の順序付けを有効に再確立することが必要である
場合がある。これは個々のアドレス可能なロケーション
をアドレス線でプロセッサから発せられるのと同じ順序
でアドレスしなければならないある種のＩ／Ｏカードの
場合にこれがあてはまる。この順序を有効に再確立する
１つの手段を図５に示す。このような回路は、好適に
は、必要に応じてカード１０のそれぞれに直接設けられ
る。図５の回路には影響されるアドレス線の対を受け取
る複数のＸ−Ｙセレクタ４８〜５４が設けられている。
一対のＸ−Ｙセレクタ４８、５０は、ラッチ２２からの
ＭＡＴＣＨ０信号に応答してカード１０上のアドレス入
力線Ａとアドレス入力線Ｂのうちの一方を選択する。同
様に、Ｘ−Ｙセレクタ４８、５０はラッチ２４からのＭ
ＡＴＣＨ１信号に応答してカード上のアドレス入力線Ｃ
とアドレス入力線Ｄのうちの一方を選択する。図示する
ように、アドレス入力線Ａ、Ｂは、セレクタ４８のＸ、
Ｙ入力にセレクタ５０と逆の順序で与えられている。セ
レクタ５２、５４に与えられたアドレス入力線Ｃ、Ｄの
場合にも同じことがあてはまる。したがって、ハード物
理アドレスがラッチ２２、２４にラッチされた後、セレ
クタ４８〜５４は“正しい”アドレス入力線を選択し、
それによってアドレス線がプロセッサから発せられる順
序をカード上で再確立する働きをすることが理解される
であろう。
【００３９】図６には図５の回路に対する代替案を示
す。プログラマブルロジックアレイ（ＰＬＡ）あるいは
ＲＯＭ５６を用いて、アドレスビットＡ〜Ｄ及びＭＡＴ
ＣＨ０及びＭＡＣＴＨ１信号に基づいて、アドレス線の
順序付けを再確立することができる。ＲＯＭの場合に
は、簡単なルックアップテーブルを用いてこの目的を達
することができることが理解されよう。ＰＬＡの場合
は、同様にプログラムすることができる。
す。プログラマブルロジックアレイ（ＰＬＡ）あるいは
ＲＯＭ５６を用いて、アドレスビットＡ〜Ｄ及びＭＡＴ
ＣＨ０及びＭＡＣＴＨ１信号に基づいて、アドレス線の
順序付けを再確立することができる。ＲＯＭの場合に
は、簡単なルックアップテーブルを用いてこの目的を達
することができることが理解されよう。ＰＬＡの場合
は、同様にプログラムすることができる。
【００４０】前述したように、本発明の実施において
は、アドレスすることのできるスロットの数には制限が
あるが、アドレスシングを行なうのにバス上に現れる既
存の信号だけを用い、したがってアドレスシングを行な
うのに要する信号数を低減することができる。重要なこ
とは、本発明ではアドレスシングを行なうのにＤＩＰス
イッチを要しないことである。
は、アドレスすることのできるスロットの数には制限が
あるが、アドレスシングを行なうのにバス上に現れる既
存の信号だけを用い、したがってアドレスシングを行な
うのに要する信号数を低減することができる。重要なこ
とは、本発明ではアドレスシングを行なうのにＤＩＰス
イッチを要しないことである。
【００４１】本発明はその精神と基本的な属性から離れ
ることなく他の形態で実施することができ、したがって
この発明の範囲を示すものとしては以上の説明ではなく
特許請求の範囲を参照しなければならない。
ることなく他の形態で実施することができ、したがって
この発明の範囲を示すものとしては以上の説明ではなく
特許請求の範囲を参照しなければならない。
【００４２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、カード上にＤＩＰスイッチ等を設けたり、あるい
は特別の信号線をパックプレーンに設けなくても、各カ
ードのアドレスをスロットに挿入するだけで自動的に設
定することができる。
れば、カード上にＤＩＰスイッチ等を設けたり、あるい
は特別の信号線をパックプレーンに設けなくても、各カ
ードのアドレスをスロットに挿入するだけで自動的に設
定することができる。
【図１】本発明の一実施例を示す図。
【図２】図１の実施例を更に説明するための図。
【図３】本発明の別の実施例を説明する図。
【図４】本発明の別の実施例を説明する図。
【図５】本発明の別の実施例を説明する図。
【図６】図５に示した実施例の変形例を示す図。
１０：カード １２：アドレスバス １４：コネクタピン １６：デマルチプレクサ １８：メモリロケーション ２０：データバス ２２，２４，３２，３４：ラッチ ２６．２８，３６，３８：コンパレータ ４４：クロック入力 ４８，５０，５２，５４：セレクタ Ｓ１，Ｓ２，Ｓ３，Ｓ４：カードスロット
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎ ｉａ Ｕ．Ｓ．Ａ. (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/14
Claims (11)
- 【請求項１】複数のカードスロットに結合された複数の
アドレス線を有するコンピュータシステムにおいて、 前記各カードスロットは他の前記カードスロットの何れ
とも異なるように順序付けされたアドレス線を受け取
り、各前記カードスロットにおける前記アドレス線の順
序は、前記コンピュータシステム中の他の前記カ−ドス
ロットに対する当該カードスロットの物理ロケーション
を表し、前記カードはそれぞれ前記カードスロットに挿
入され、 前記カードの各々は、外部で発生された第１の制御信号
に応答して、少なくとも選択された前記アドレス線上に
提供された第１のコードを受け取って、前記受け取った
第１のコードから、少なくとも部分的には前記第１のコ
ード及び当該カードが設置されている前記カードスロッ
トにおける前記アドレス線の順序付けに基づいて前記カ
ードのハード物理アドレスを確立し記憶する手段と前記
ハード物理アドレスと、少なくとも選択された前記アド
レス線上に提供された第２のコードと、外部で発生され
た第２の制御信号に応答して、当該カードにソフト物理
アドレスを割り当てる手段とを有し、 前記第１のコードは、前記カードスロットの各々におけ
る前記アドレス線の順序付けが異なっていることの結
果、前記カードの各々によって互いに異なるものとして
受けとられるとともに、前記カードに割り当てられた前
記ソフト物理アドレスは当該カードのアドレス範囲を定
めることを特徴とするコンピュータシステム。 - 【請求項２】前記第２のコード及び前記第２の制御信号
は前記コンピュータシステムの動作の起動段階の間に与
えられることを特徴とする請求項１記載のコンピュータ
システム。 - 【請求項３】前記ソフト物理アドレスを割り当てる手段
は、前記第２のコードを受け取る少なくとも１対のデー
タ入力、及び前記第２の制御信号が生起している間、前
記カードが選択されたということを示す指示を受け取る
クロック入力を有し、前記指示の生起に応答して前記第
２のコードをラッチするラッチ手段を有することを特徴
とする請求項１記載のコンピュータシステム。 - 【請求項４】前記第１のコード及び前記第１の制御信号
は前記コンピュータシステムの動作の起動段階の間に与
えられることを特徴とする請求項１記載のコンピュータ
システム。 - 【請求項５】前記アドレス線の選択された対の所与の前
記カードスロットにおける順序付けは、前記所与の前記
カードスロットの前後の前記カードスロットにおける順
序と反転した順序であることを特徴とする請求項１記載
のコンピュータシステム。 - 【請求項６】前記アドレス線の最下位の重みを有する対
は前記カードスロット毎に反転されることを特徴とする
請求項５記載のコンピュータシステム。 - 【請求項７】前記第１のコードは前記アドレス線の対の
上でＸＯＲパターンを有するビット対であることを特徴
とする請求項１記載のコンピュータシステム。 - 【請求項８】前記第１のコードを受け取って前記ハード
物理アドレスを確立し記憶する手段は、前記第１のコー
ドを受け取る少なくとも１対のデータ入力及び前記第１
の制御信号を受け取るクロック入力を有するラッチ手段
を有し、 前記ラッチ手段は、前記第１の制御信号の生起に応答し
て前記第１のコードをラッチすることを特徴とする請求
項１記載のコンピュータシステム。 - 【請求項９】前期ハード物理アドレスを確立し記憶する
手段は、 前記ラッチされた第１のコードを選択された前記アドレ
ス線上に供給されるアドレスビットと比較して比較結果
の表示を出力に供給する比較器手段と、 前記比較器手段の出力及び別の制御信号に応答して、前
記別の制御信号の生起の間に前記カードが選択されたこ
とを示す信号を供給する論理手段とを有することを特徴
とする請求項８記載のコンピュータシステム。 - 【請求項１０】前記アドレス線は前記コンピュータシス
テムに関連付けられたプロセッサから予め選択された順
序付けを与えられて引き出され、 前記カードはそれぞれ前記カードスロットに設置され、 前記カードは、当該カードが設置された前記カードスロ
ットにおいて受け取った前記アドレス線の順序付けが前
記予め選択されたものと違う場合には当該カードにおけ
る前記アドレス線の順序付けを前記予め選択されたもの
に再構成する第１の手段を有することを特徴とする請求
項１記載のコンピュータシステム。 - 【請求項１１】前記カードは前記コンピュータシステム
の動作の起動段階で選択された前記アドレス線上に現れ
るコードをラッチする第２の手段を有し、 前記第１の手段は、前記アドレス線を入力として受け取
り、前記ラッチされたコードに応答して、前記入力され
たアドレス線が前記予め選択された順序付けを持つよう
に選択するセレクタ手段を有することを特徴とする請求
項１０記載のコンピュータシステム。
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| Publication Number | Publication Date |
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Family Applications (1)
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|---|---|---|---|
| JP35320791A Expired - Fee Related JP3310006B2 (ja) | 1990-12-17 | 1991-12-17 | コンピュータシステム |
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| CN101841734B (zh) * | 2009-03-16 | 2012-11-07 | 华为技术有限公司 | 一种背板及背板通信系统 |
| CN103123528A (zh) * | 2011-11-18 | 2013-05-29 | 环旭电子股份有限公司 | 即插式模块、电子系统以及相应的判断方法与查询方法 |
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| US4253087A (en) * | 1979-03-08 | 1981-02-24 | Nestar Systems Incorporated | Self-assigning address system |
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-
1991
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- 1991-11-28 DE DE69123952T patent/DE69123952T2/de not_active Expired - Fee Related
- 1991-12-16 KR KR1019910023105A patent/KR920013120A/ko not_active Application Discontinuation
- 1991-12-17 JP JP35320791A patent/JP3310006B2/ja not_active Expired - Fee Related
-
1994
- 1994-03-23 US US08/217,001 patent/US5437019A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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| KR920013120A (ko) | 1992-07-28 |
| EP0491480B1 (en) | 1997-01-02 |
| DE69123952T2 (de) | 1997-04-30 |
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| DE69123952D1 (de) | 1997-02-13 |
| EP0491480A2 (en) | 1992-06-24 |
| EP0491480A3 (en) | 1992-09-23 |
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