DE69123952T2 - Rechneradressierungseinrichtung - Google Patents

Description

• Die vorliegende Erfindung bezieht sich im allgemeinen auf Computersysteme. Insbesondere bezieht sich die vorliegende Erfindung auf ein Verfahren und auf eine Vorrichtung für Adressierungskarten, wie z.B. Speicherkarten, die in Kartenschlitzen einer Rückwandplatine eines Computersystems ohne vorherigen Anwendereingriff, wie z.B. das Einstellen von DIP-Schaltern, um einen Adreßbereich auszuwählen, und ohne die Verwendung von zugeordneten Signalleitungen an den Kartenschlitzen, um deren Adreßbereich einzustellen, installiert sind.
• Die meisten modernen Computersysteme verwenden eine Rückwandplatine mit einer Mehrzahl von Kartenschlitzen (d.h. Kantenverbindern) zum Aufnehmen verschiedener Arten von Karten, wie z.B. Speicherkarten, Eingabe/Ausgabe-Karten für mehrere Zwecke, Steuerungs- bzw. Controllerkarten, Karten die peripheren Geräten zugeordnet sind, und ähnliches, um mit einem Prozessor, der dem Computersystem zugeordnet ist, zu kommunizieren. Die Rückwandplatine schließt normalerweise einen Bus ein, der eine Mehrzahl von Adreßleitungen zum Adressieren der verschiedenen Karten sowie eine Anzahl von Datenleitungen einschließt, um Daten (oder Befehle) zwischen den Karten und dem Prozessor bidirektional zu kommunizieren. Im Fall von Speicherkarten enthält jede Karte eine Mehrzahl von adressierbaren Orten, d.h. jeden der getrennten Speicherorte, um Daten und möglicherweise Befehle zu speichern.
• Damit der Prozessor eine Karte aussuchen kann und mit dieser kommunizieren kann, wird jeder Karte (oder dem Kartenschlitz in einigen Systemen) häufig ein Adreßbereich zugeordnet, so daß der Prozessor die Karte durch Anordnen einer geeigneten Adresse auf den Adreßleitungen des Busses auswählen kann. Im allgemeinen wird eine Anzahl der Adreßleitungen als "Auswahl"-Leitungen bezeichnet, und diese Leitungen werden verwendet, um die tatsächliche bzw. aktuelle Karte auszuwählen, während einige oder alle der übrigen Adressenleitungen zum Adressieren adressierbarer Orte auf der ausgewählten Karte verwendet werden. Während z.B. ein 16 Bit Adreßbus bis zu 216 Speicherorte adressieren kann, können vier der Adreßbits als "Auswahl"-Adreßbits zugeordnet sein, um 2&sup4; Speicherkarten auszuwählen, die die adressierbaren Orte enthalten. Die bestimmte Sequenz der "Auswahl"-Bits, die auf die "Auswahl"-Adreßleitungen aufgebracht wird, auf die die Karte reagieren wird, ist als deren "physikalische Adresse" bekannt.
• Ein herkömmliches Verfahren im Stand der Technik zum Auswählen der physikalischen Adresse einer Karte besteht darin, eine Anzahl von DIP-Schaltern (DIP = Dual In Line = doppelreihig) bereitzustellen, die durch den Anwender eingestellt werden. Für Fachleute ist es offensichtlich, daß das Einstellen dieser Schalter ebenfalls den Adreßbereich auf der Karte einstellen kann. Ein Problem bezüglich der Anwenderkonfigurierten DIP-Schalter besteht darin, daß das System abgeschaltet werden muß, und die Karte entfernt werden muß, um die physikalische Adresse und den Adreßbereich der Karte zu verändern. Die DIP-Schalter können z.B. zum Zeitpunkt einer anfänglichen Installation inkorrekt konfiguriert sein, und daher muß das System abgeschaltet werden, und die Karte muß entfernt werden, so daß die DIP-Schalter ordnungsgemäß eingestellt werden können. Folglich kann die Verwendung der DIP-Schalter, um eine physikalische Adresse und den Adreßbereich einer Karte auszuwählen, mühsam und zeitaufwendig sein. Die Verwendung von DIP-Schaltern ist ebenfalls problematisch, nachdem der Anwender die Schalterauswahl treffen muß, wodurch folglich die Möglichkeit von menschlichen Fehlern eingebracht wird.
• Einige Karten verwenden feste, festverdrahtete Adressen, aber es ist offensichtlich, daß die Adressen dieser Karten nicht ohne weiteres verändert werden können.
• Ein weiteres bekanntes Verfahren erfordert die Verwendung von zugeordneten "Schlitz"-Signalanschlußstiften auf der Rückwandplatine, um die physikalischen Adressen eines Kartenschlitzes einzustellen. Bei diesem Verfahren sind bestimmte Anschlußstifte jedes Kartenschlitzes fest verdrahtet, um ein unterschiedliches Muster von zugeordneten Leitungen von der Rückwandplatine aufzunehmen. Es sei z.B. ein System angenommen, das einen Sechs-Bit Adreßbus (A0-A5) aufweist, bei dem zwei der Adreßleitungen, z.B. A4, A5, verwendet werden, um eine der Karten in der Rückwandplatine auszuwählen. Bei einem solchen System würden die Leitungen A4 und A5 jedes Kartenschlitzes gemeinsam mit den zugeordneten Signalleitungen verbunden sein (d.h. nicht mit einem Teil des Adreßbusses), wie z.B. mit GND (Masse) und VDD (Versorgungsspannung), wobei jeder Kartenschlitz eine einzigartige Kombination von GND und VDD auf den A4 und A5 Leitungen des Kartenschlitzes empfängt. Jede Karte bestimmt den Schlitz, in dem sie sich befindet, durch Untersuchen der Werte auf A4 und A5. Ein Problem bei diesem Typus von System besteht darin, daß die physikalische Adresse jedes Kartenschlitzes fest ist und nicht ohne weiteres verändert werden kann. Überdies müssen zusätzliche Signalleitungen auf der bereits überfüllten Rückwandplatine bereitgestellt werden.
• Es ist daher wünschenswert, eine Vorrichtung und ein Verfahren zu schaffen, das eine vollständige Flexibilität hinsichtlich der Adreßbereichszuordnung ermöglicht, ohne daß ein Signalüberschuß oder ein Anwendereingriff erforderlich ist. Die vorliegende Erfindung erreicht diese Ziele.
• Die EP-A-0117954 offenbart ein computersystem, das einen Bus umfaßt, der eine Mehrzahl von Adreßleitungen aufweist, die mit einer Mehrzahl von Kartenschlitzen in dem System verbunden sind, wobei jeder Kartenschlitz eine gegenüber anderen Kartenschlitzen unterschiedliche Reihenfolge von Adreßleitungen empfängt, wobei die Reihenfolge der Adreßleitungen bei jedem Kartenschlitz den physikalischen Ort des Kartenschlitzes relativ zu den anderen Kartenschlitzen in dem System anzeigt.
• Gemäß der vorliegenden Erfindung umfaßt ein Computersystem einen Bus mit einer Mehrzahl von Adreßleitungen, die mit einer Mehrzahl von Kartenschlitzen in dem System verbunden sind, wobei jeder Kartenschlitz eine einzigartige Reihenfolge von Adreßleitungen empfängt, d.h. jeder Kartenschlitz empfängt eine andere Reihenfolge von Adreßleitungen als die anderen Kartenschlitze in dem System. Die Reihenfolge der Adreßleitungen an jedem Kartenschlitz zeigt den physikalischen Ort (d.h. die physikalische Adresse) des Kartenschlitzes relativ zu den anderen Kartenschlitzen in dem System an, und jede Karte, die in einem Kartenschlitz installiert ist, umfaßt eine Einrichtung, die auf einen Code reagiert, der auf zumindest einer ausgewählten der Adreßleitungen bereitgestellt wird, um es der Karte zu ermöglichen, die physikalische Adresse des Schlitzes zu bestimmen, in dem sie installiert wurde (die physikalische Hardwareadresse), und um den Adreßbereich der Karte herzustellen (physikalische Softwareadresse). In dem Fall jedoch, in dem die Karten einen festen Adreßbereich haben, z.B. haben Speicherkarten eine feste Speichergröße, kann die letztere Einrichtung nicht erforderlich sein, nachdem die physikalische Adresse des Schlitzes direkt dem Adreßbereich entspricht, auf den die Karte reagiert.
• Gemäß einem Ausführungsbeispiel der Erfindung sind die Adreßleitungen geordnet, so daß ausgewählte Paare von Adreßleitungen bei jedem Kartenschlitz relativ zu unmittelbar vorhergehenden und unmittelbar nachfolgenden Kartenschlitzen in dem System umgekehrt sind. Die Reihenfolge des niederwertigsten Paares von Adreßleitungen wird bei jedem weiteren Kartenschlitz umgekehrt, und die Reihenfolge jedes nachfolgenden höherwertigen Paares von Adreßleitungen wird bei der Hälfte der Frequenz der Reihenfolge jedes unmittelbar vorhergehenden Paares von Adreßleitungen umgekehrt. Die Erfindung ist jedoch nicht auf diese Reihenfolge beschränkt, und jegliche Reihenfolge, bei der jeder Kartenschlitz eine einzigartige Reihenfolge von Adreßleitungen empfängt, liegt im Bereich der Erfindung.
• Bei Anwendungen, bei denen eine Adressierung auf der Karte mittels der Adreßbits in der gleichen vorausgewählten Reihenfolge, wie sie von dem Prozessor ausgeht, durchgeführt wird, wird gemäß einem weiteren Ausführungsbeispiel der Erfindung eine Einrichtung geschaffen, um die vorausgewählte Reihenfolge auf der Karte selbst neu herzustellen.
• Andere Merkmale und Vorteile der Erfindung werden aus der nachfolgenden Beschreibung und den zeichnungen offensichtlich.
• Fig. 1 stellt ein Ausführungsbeispiel eines Adreßbusses gemäß der vorliegenden Erfindung dar.
• Fig. 2 ist eine Tabelle, die die Reihenfolge der Adreßleitungen des Ausführungsbeispiels aus Fig. 1 darstellt.
• Fig. 3 stellt ein weiteres Ausführungsbeispiel eines Adreßbusses gemäß der vorliegenden Erfindung dar.
• Fig. 4 stellt eine beispielhafte Karte, wie z.B. eine Speicherkarte, in einer vereinfachten Blockdiagrammform gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar.
• Fig. 5 stellt die Schaltung dar, um auf einer Karte die Reihenfolge der Adreßleitungen wiederherzustellen, so wie sie von einem Prozessor, der dem Computersystem zugeordnet ist, ausgegeben werden.
• Fig. 6 stellt ein alternatives Ausführungsbeispiel der Schaltung aus Fig. 5 dar.
• Bezugnehmend auf die Zeichnungen, in denen gleiche Bezugszeichen gleiche Elemente bezeichnen, ist in Fig. 1 eine vereinfachte Ausführung der vorliegenden Erfindung gemäß einem bevorzugten Ausführungsbeispiel dargestellt. Fig. 1 stellt die Anwendung der Erfindung für ein einfaches Computersystem dar, das einen Sechs-Bit Adreßbus 12 verwendet, der Adreßleitungen A0-A5 umfaßt; jedoch findet die vorliegende Erfindung auch ihre Anwendbarkeit auf Adreßbusse mit jeglicher Breite. Die Sechs-Bit Ausführung, die in Fig. 1 dargestellt ist, wurde lediglich zur Vereinfachung der Beschreibung dargelegt, und die vorliegende Erfindung ist nicht darauf beschränkt.
• Wie es dargestellt ist, umfaßt die Rückwandplatine des beispielhaften Computersystems eine Mehrzahl von Kartenschlitzen S1-S4, um jeweils eine Karte 10 irgendeines bekannten Types, wie z.B. eine Speicherkarte, eine Steuerungskarte, eine Karte, die einem Peripheriegerät zugeordnet ist, etc., aufzunehmen. Jeder Kartenschlitz S1-S4 hat eine Mehrzahl von Anschlußstiften A-F, um mit dem Adreßbus 12 und mit der darin installierten Karte 10 in Verbindung zu treten. Jede Karte 10 kommuniziert mit einem Prozessor (z.B. Fig. 3), der dem Computersystem in an sich bekannter Art und Weise zugeordnet ist, wobei der Prozessor Adressen auf dem Adreßbus 12 bereitstellt, um eine der Karten 10 auszuwählen, und um in dem Fall von Karten, wie z.B. Speicherkarten, individuelle adressierbare Orte, wie z.B Speicherorte, die Daten enthalten, darauf zu adressieren.
• Die linke Seite in Fig. 1 stellt den Adreßbus 12 dar, wie er von den Prozessor kommt. Es kann gesehen werden, daß die Reihenfolge der Adressenleitungen eine vorausgewählte Reihenfolge ist, d.h. in der Sequenz A0, A1, A2, A3, A4, A5, wie dies herkömmlicherweise der Fall ist. Gemäß der vorliegenden Erfindung sind die Adreßleitungen A0-A5 jedoch zu den Anschlußstiften A-F der Kartenschlitze S1-S4 auf eine Art und Weise gekoppelt, bei der die Anschlußstifte jedes Kartenschlitzes S1-S4 eine unterschiedliche Reihenfolge von Adreßleitungen als jeder der anderen Kartenschlitze empfängt. Es ist daher offensichtlich, daß jeder Kartenschlitz S1-S4 eine einzigartige Reihenfolge von Adreßleitungen empfängt, und daß diese Reihenfolge den physikalischen Ort oder die Adresse des bestimmten Kartenschlitzes relativ zu den anderen Kartenschlitzen in dem System anzeigt.
• Gemäß einem Ausführungsbeispiel der Erfindung ist die Reihenfolge der Adreßleitungen so, wie sie in Fig. 1 dargestellt ist. Wie es dort gezeigt ist, und wie es weiter aus Fig. 2 offensichtlich wird, ist die Reihenfolge der ausgewählten Paare von Adreßleitungen bei jedem Kartenschlitz relativ zu den unmittelbar vorhergehenden und den unmittelbar nachfolgenden Kartenschlitzen in dem System umgekehrt. Folglich empfängt der Kartenschlitz S1 die Adreßleitungen in derselben Reihenfolge wie sie von dem Prozessor ausgehen. Die Reihenfolge der Adreßleitungen A0 und A1 ist beim Kartenschlitz S2 jedoch umgekehrt. Beim Kartenschlitz S3 ist die Reihenfolge der Adreßleitungen A2 und A3 umgekehrt, wohingegen im Fall des Kartenschlitzes S4 die Reihenfolge der Adreßleitungen A0 und A1 umgekehrt ist, und die Reihenfolge der Adreßleitungen A2 und A3 ist umgekehrt. Überdies ist bei dem in Fig. 1 und 2 dargestellten Ausführungsbeispiel die Reihenfolge der Adreßleitungen von binärer Natur. Folglich ist die Reihenfolge der niederwertigsten Paare von Adreßleitungen (A0, A1) an jedem anderen Kartenschlitz (S1, S3,etc.) umgekehrt, wohingegen die Reihenfolge jedes nachfolgenden höherwertigen Paares von Adreßleitungen (wie z.B. des Paares A2, A3 oder des Paares A4, A5) bei der Hälfte der Frequenz der Reihenfolge jedes unmittelbar vorhergehenden Paares von Adreßleitungen umgekehrt ist. Die Tabelle in Fig. 2 zeigt die binäre Reihenfolge im Detail. Es sollte wiederum darauf hingewiesen werden, daß obwohl nur ein Sechs-Bit Adreßbus und vier Kartenschlitze gezeigt sind, diese lediglich aus Gründen der Einfachheit und nur zur Vereinfachung der Erklärung dient, und daß ein Adreßbus mit jeglicher Breite und jeglicher geeigneten Anzahl von Kartenschlitzen bereitgestellt werden können. Überdies wird darauf hingewiesen werden, daß die vorliegende Erfindung nicht auf die binäre Reihenfolge der Adreßleitungen, die in den zeichnungen dargestellt ist, beschränkt ist.
• Die vorliegende Erfindung kann, soweit sie bisher beschrieben wurde, in dem Fall der Karten 10, die eine feste Anzahl von adressierbaren Orten darauf haben, verwendet werden. In einem solchen Fall muß jedoch der Adreßbereich jeder Karte direkt der physikalischen Adresse des Kartenschlitzes, in dem diese eingefügt ist, entsprechen. Wie es ausgeführt wurde, ist die physikalische Adresse eines Kartenschlitzes für die bestimmte Reihenfolge der Adreßleitungen A0-A5 bestimmt, die dieser empfängt. Wenn z.B. jede der Karten 10 Speicherkarten mit fester Größe sind, und jeder ihrer Adreßbereiche einer physikalischen Adresse des Kartenschlitzes S1-S4 entspricht, in den diese eingefügt sind, wird die vorliegende Erfindung befriedigend arbeiten. Es ist für Fachleute jedoch offensichtlich, daß einem solchen System die Flexibilität fehlt, und tatsächliche erhebliche Beschränkungen hinsichtlich des Typus von Karten erzeugt wird, die in einem solchen System verwendet werden können.
• Um ein Problem bei dem System und dem Verfahren aus Fig.1 und 2, das bis jetzt beschrieben wurde, näher auszuführen, sei die nachfolgende Tabelle angenommen, die jeden Adreßcode darstellt, der durch den Prozessor auf den Leitungen A0-A3 (erste Spalte) gesendet werden kann, und wie dieser von jedem der Kartenschlitze S1-S4 des beispielhaften Systems aus Fig. 1, das eine binäre Reihenfolge der Adreßleitungen verwendet, empfangen wird (zweite bis fünfte Spalte).
• Wie gesehen werden kann, werden vier der Adressen funktionieren (diejenigen, die in der Kommentarspalte mit "CODE OK" markiert sind), aber die übrigen Codes führen zu Verzerrungen (Aliasing), d.h. zu Konflikten als ein Ergebnis der Adressierung von mehr als einem Kartenschlitz. Folglich sind vier Bits erforderlich, um vier Schlitze auszuwählen. Es kann ebenfalls erkannt werden, daß, wenn eine binäre Reihenfolge des Adreßbusses verwendet wird, jedes Bitpaar (d.h. das Bitpaar A0, A1 und das Bitpaar A2, A3) ein vom Typ ein EXKLUSIV-ODER Muster haben müssen, um eine korrekte Adressierung zu bewirken. Die Anzahl der Schlitze, die unter Verwendung dieses binären Reihenfolgesystems adressiert werden kann, beträgt 2B, wobei B die Anzahl der Bitpaare bei der bestimmten Ausführung ist. In der obigen Tabelle ist B gleich 2, und die Anzahl der Schlitze, die adressiert werden kann, ist 4. Folglich ist der Adressierungsbereich dieser bestimmten Ausführung beschränkt.
• Es kann gezeigt werden, daß die Anzahl von verschiedenen möglichen Kombinationen der Reihenfolge eines N Bit Adreßbusses N! beträgt. Es kann ebenfalls gezeigt werden, daß: für gerade Werte von N, N/2 Bits Einsen sein werden, und N/2 Bits Nullen sein werden, und die maximale Anzahl von Schlitzen, die adressiert werden können (ohne Verzerrung (aliasing)) gleich N!/((N/2)!*(N/2)!) ist; für ungerade Werte von N, entweder (N-1)/2 Bits Einsen sein werden und (N+1)/2 Bits Nullen sein werden, oder (N+1)/2 Bits Einsen sein werden und (N-1)/2 Bits Nullen sein werden, und die maximale Anzahl von Schlitzen, die adressiert werden können (ohne Aliasing), N!(((N+1)/2)!*((N-1)/2)!) beträgt.
• Wie es oben ausgeführt wurde, kann die Erfindung, wie sie bisher beschrieben wurde, bei Speichersystemen mit "fester Größe" verwendet werden. Die Adresse, die jedoch an einen Adreßbus 12 gesendet wird, erfordert zusätzliche Signalleitungen, wenn die oben diskutierte binäre Reihenfolge der Adreßleitungen verwendet wird. Es sei z.B, ein einfacher Prozessor P mit einem Vier-Bit Adreßbus A0-A3 angenommen (wie z.B. in der obigen Tabelle). Das bisher beschriebene System erfordert, daß jedem Schlitz zwei zusätzliche Adreßbits (z.B. B1, B3) bereitgestellt werden (siehe in Fig. 3). Die zusätzlichen Bits B1, B3 sind einfache Inversionen von zwei der Adreßbits A0, A1, die von dem Prozessor B stammen. Die Karte 10 hat die gleiche Anzahl von Adreßleitungseingängen C0-C3 wie der Prozessor P (in diesem Beispiel vier), aber die Adreßleitungseingänge C0-C3 auf der Karte 10 sind verbunden, um nur vier der sechs Adreßbits B0-B5 zu empfangen, die an dem Schlitz 5 bereitgestellt werden. In Fig. 3 führen die Adreßleitungseingänge C0, C1 auf der Karte 10 die "Kartenauswahl"-Funktion aus, so daß C0 entweder mit B0 oder B1 verbunden wäre, und C1 entweder mit B2 oder B3 verbunden wäre, abhängig von dem Schlitz S1-S4, in dem die Karte 10 eingefügt wurde. Obwohl zu der Rückwandplatine 2 zusätzliche Leitungen hinzugefügt wurden, sind lediglich 4 Leitungen auf der Karte 10 erforderlich, und es sind keine DIP-Schalter erforderlich.
• Wenn eine allgemeinere, nicht-binäre Reihenfolge der Adreßleitungen verwendet wird, kann es erforderlich sein, eine Abbildungslogikschaltung auf der Speicherkarte, z.B. ein ROM, PLA, etc. vorzusehen, um die Speicherdecodierung durchzuführen.
• Gemäß der Erfindung sind keine zusätzlichen Leitungen erforderlich, um das unmittelbare Adressierungsverfahren und System auszuführen. Die Erfindung ermöglicht es, jede Karte 10 individuell zu adressieren, um den Adreßbereich einzustellen, auf den diese reagieren wird. Folglich sind die Adreßleitungen einzigartig geordnet, wie dies oben beschrieben wurde. Ferner umfaßt jede Karte 10 eine Einrichtung, die auf Codes reagiert, die auf zumindest einer ausgewählten der Adreßleitungen bereitgestellt sind, um es der Karte zu ermöglichen, die physikalische Adresse des Schlitzes zu bestimmen, in welchen diese installiert wurde (physikalische Hardwareadresse) und um den Adreßbereich der Karte herzustellen (physikalische Softwareadresse). Eine solche Einrichtung ist in Fig. 4 dargestellt.
• Bevor mit der Beschreibung dieses Aspekts der Erfindung begonnen wird, wäre es hilfreich zuerst die relevanten Details einer herkömmlichen Speicherkarte nach dem Stand der Technik zu diskutieren. Für eine solche Beschreibung wird Bezug genommen auf die Fig. 4, obwohl darauf hingewiesen wird, daß lediglich ein Teil der Fig. 4 den Stand der Technik darstellt, und daß der Rest die Erfindung betrifft. Es sollte ebenfalls darauf hingewiesen werden, daß das Beispiel einer Speicherkarte lediglich aus Gründen der Erklärung der Erfindung gewählt wurde, und daß die vorliegende Erfindung nicht auf die Verwendung von Speicherkarten beschränkt ist.
• Die beispielhafte Speicherkarte 10 aus Fig. 4 empfängt den Adreßbus 12 auf herkömmliche Art. Die Daten werden auf einem Datenbus 20 bereitgestellt, ebenfalls auf gut bekannte Art. Wie es im Stand der Technik bekannt ist, werden ausgewählte Adreßleitungen verwendet, um eine der Karten auszuwählen, während die verbleibenden Adreßleitungen (oder zumindest ein Teil dieser) verwendet werden, um die individuell adressierbaren Orte auf jeder Karte 10 zu adressieren. Bei der beispielhaften Karte 10 aus Fig. 4 wurden die Adreßleitungen A4, A5 als die "Auswahl"-Adreßleitungen verwendet. Folglich werden die Adreßleitungen A0-A3 verwendet, um einen der Mehrzahl der Speicherorte 18 auf der Karte 10 durch einen 4:16 Demultiplexer 16 zu adressieren. Wie es in Fig. 4 dargestellt ist, sind sowohl der Adreßbus 12 als auch der Datenbus 20 mit einer Rückwandplatine des Systems durch Verbinderanschlußstifte 14 jedes Kartenschlitzes verbunden.
• Im Stand der Technik, der DIP-Schalter für die Adreßauswahl verwendet, wird eine Karte 10 dadurch adressiert, daß die "Auswahl"-Adreßbits, die auf den Adreßauswahlleitungen A4, A5 erscheinen, einer Schaltung (nicht dargestellt) bereitgestellt werden, die im allgemeinen die Adreßbits, die auf den "Auswahl"-Adreßleitungen A4, A5 erscheinen, mit einer Anwender-konfigurierten Adresse vergleicht, die durch die DIP- Schalter eingestellt wurde. Diese Einstellungen bestimmen den Adreßbereich, auf den die Karte 10 reagieren soll. Wenn herausgefunden wurde, daß eine Übereinstimmung zwischen den Adreßbits, die auf den "Auswahl"-Adreßleitungen erscheinen, und den DIP-Schaltereinstellungen existiert, werden die einzelnen Speicherorte 18 auf Adreßbits reagieren, die auf den restlichen Adreßleitungen A0-A3 erscheinen. Was bisher hinsichtlich der Karte 10 aus Fig. 1 beschrieben wurde, ist in Fachkreisen gut bekannt.
• Gemäß der vorliegenden Erfindung umfaßt jede Karte 10 eine Einrichtung, die auf Codes reagiert, die auf zumindest einer ausgewählten der Adreßleitungen bereitgestellt werden, um zu bewirken, daß die Karte die physikalische Adresse des Schlitzes, in welchen diese installiert wurde (physikalische Hardwareadresse), bestimmt, und den Adreßbereich der Karte herstellt (physikalische Softwareadresse). Eine beispielhafte Schaltung zum Durchführen dieser Funktionen umfaßt Komponenten 22 - 40, die nachfolgend detailliert beschrieben werden. Es wird darauf hingewiesen, daß die Erfindung in keinster Art auf die dargestellte Schaltung beschränkt ist, und daß jegliche Schaltung, die die prinzipiellen Adreßauswahlfunktionen in Übereinstimmung mit den Ansprüchen hinsichtlich der physikalischen Hardwareadresse und der physikalischen Softwareadresse durchführt, als in den Umfang der vorliegenden Erfindung fallend angesehen werden.
• Die beispielhafte Schaltung aus Fig. 4 umfaßt ein Paar von Zwischenspeichern (Latch) 22, 24, die an ihrem Takteingang 44 jeweils ein Steuerungssignal CS1 empfangen. Der Zwischenspeicher 22 empfängt an seinem Dateneingang das Adreßbit, das auf einer der ausgewählten Adreßeingangsleitungen der Karte erscheint. Bei dem Beispiel in Fig. 4 empfängt der Zwischenspeicher 22 das Adreßbit, das der Karte 10 auf der "A"-Adreßeingangsleitung bereitgestellt wird. Auf ähnliche Weise empfängt der Zwischenspeicher 24 an seinem Dateneingang das Adreßbit, das auf der anderen der ausgewählten Adreßeingangsleitungen erscheint. Bei dem Beispiel aus Fig. 4 empfängt der Zwischenspeicher 24 das Adreßbit, das der Karte 10 auf der "C"-Adreßeingangsleitung bereitgestellt wird. Es ist offensichtlich, daß die bestimmten Adreßleitungen A0-A5, die mit den Adreßeingangsleitungen A, C in dem Beispiel aus Fig. 2 in Verbindung stehen, abhängig von der bestimmten Reihenfolge der Adreßleitungen, die verwendet wird, und von dem Schlitz S1 - S4, in den die Karte 10 eingefügt wurde, sich verändern. Wenn die Karte z.B. in den Schlitz S1 eingefügt wurde, werden die Adreßeingangsleitungen A, C mit den Adreßleitungen A0 bzw. A2 in Verbindung sein. Wenn die Karte jedoch in den Schlitz S4 eingefügt wurde, werden die Adreßeingangsleitungen A, C mit den Adreßleitungen A1 bzw. A3 in Verbindung stehen. Es ist ebenfalls offensichtlich, daß die Adreßbits, die auf den Adreßbitleitungen A, C in dem Beispiel aus Fig. 4 erscheinen, in den Zwischenspeichern 22, 24 zum Zeitpunkt des Auftretens des Steuerungssignals CS1, das auf den Leitungen 44 auftritt, zwischengespeichert werden. Diese zwischengespeicherten Bits werden dann verwendet, wie dies nachfolgend beschrieben wird. Wie es nachfolgend offensichtlich wird, werden die Daten, die in den Zwischenspeichern 22, 24 nach dem Auftreten des Steuerungssignals CS1 gespeichert werden, den Schlitz anzeigen, in den die Karte 10 eingefügt wurde. Mit anderen Worten ist die physikalische Hardwareadresse der Karte 10 in diesen Zwischenspeichern gespeichert. Es wird darauf hingewiesen, daß der Ausgang des Zwischenspeichers 22 mit ÜBEREINSTIMMUNG 1 bezeichnet wurde, und daß der Ausgang des Zwischenspeichers 24 mit ÜBEREINSTIMMUNG 0 bezeichnet wurde.
• Die beispielhafte Schaltung aus Fig. 4 schließt ebenfalls ein Paar von Zwischenspeichern 32, 34 ein, die jeweils an ihrem Takteingang 46 ein Signal empfangen, das durch eine Logikschaltung (UND-Gatter) 30 bereitgestellt wurde. Der Zwischenspeicher 34 empfängt an seinem Dateneingang dasselbe Adreßbit, das dem Zwischenspeicher 22 bereitgestellt wurde, d.h. das Adreßbit, das auf der Adreßeingangsleitung A auftritt. Auf ähnliche Art empfängt der Zwischenspeicher 32 an seinem Dateneingang dasselbe Adreßbit, das dem Zwischenspeicher 24 bereitgestellt wird, d.h. das Adreßbit, das auf der Adreßeingangsleitung C auftritt. Folglich werden die Adreßbits, die auf den Adreßeingangsleitungen A, C auftauchen, in den Zwischenspeichern 32, 34 zum Zeitpunkt des Auftretens des Signals, das durch die Logikschaltung 30 bereitgestellt wird, zwischengespeichert. Diese zwischengespeicherten Bits werden dann so verwendet, wie dies nachfolgend beschrieben wird. Wie es im Nachfolgenden offensichtlich wird, werden die Daten, die in den Zwischenspeichern 32, 34 nach dem Auftreten des Signals von der Logikschaltung 30 gespeichert sind, den Adreßbereich anzeigen, auf den die Karte 10 reagieren wird, wenn diese ausgewählt wurde. Mit anderen Worten ist die physikalische Softwareadresse der Karte 10 in den Zwischenspeichern 32, 34 gespeichert. Dieses Merkmal der Erfindung ermöglicht es, daß der Adreßbereich jeder Karte 10 individuell hergestellt wird.
• Während einer anfänglichen Betriebsphase des Computers, wie z.B. während eines Rücksetzzyklusses oder zu irgendeinem anderen geeigneten oder gewünschten Zeitpunkt, wird ein Code zum Einstellen der physikalischen Hardwareadresse der Karte 10 auf den ausgewählten Adreßeingangsleitungen bereitgestellt, die mit den Zwischenspeichern 22, 24 in Verbindung steht. Das Steuerungssignal CS1 wird während dieser Zeit bereitgestellt und ermöglicht es, daß dieser Code durch die Zwischenspeicher 22, 24 zwischengespeichert wird. Das Steuerungssignal CS1 kann z.B. ein Rücksetzsignal oder eine einzigartige Kombination von existierenden Steuerungssignalen, die durch den Prozessor erzeugt werden, sein.
• Es wird aus einer Untersuchung der Fig. 1 und 2 und aus der vorhergehenden Beschreibung deutlich, daß, wenn ein "korrekter" Code durch den Prozessor ausgesendet wird, aufgrund der unterschiedlichen Reihenfolge der Adreßleitungen an jedem Kartenschlitz, jede der Karten 10 einen unterschiedlichen Code auf ihren Adreßeingangsleitungen A, C empfangen wird. Daher werden die Zwischenspeicher 22, 24 jeder Karte einen unterschiedlichen Code aufweisen, der nach dem Auftreten des CS1 Steuerungssignals darauf zwischengespeichert ist. Ein "korrekter" Code ist ein Code, der nicht zu einer Verzerrung (Aliasing) führt. Folglich muß der bestimmte Code, der auf dem Adreßbus gesendet wurde, sicherstellen, daß jede Karte einen unterschiedlichen Code sieht. Der Prozessor kann geeignet programmiert sein, um dieses Ergebnis sicherzustellen. Wenn die binäre Reihenfolge der Adreßleitungen verwendet wurde, dann kann dies durch stetes Senden eines EXKLU- SIV-ODER Musters hinsichtlich von Bitpaaren auf dem Adreßbus erreicht werden. Nachdem der durch jede Karte 10 empfangene Code von dem Schlitz abhängt, in den diese eingefügt wurde, "erzählt" der gespeicherte Code im wesentlichen der Karte die physikalische Hardwareadresse des Schlitzes, in den diese eingefügt wurde. Folglich ist die physikalische Hardwareadresse der Karte 10 in den Zwischenspeichern gespeichert, nachdem das Vorhergehende aufgetreten ist.
• Ebenfalls während einer anfänglichen Betriebsphase, aber unmittelbar nachdem die physikalische Hardwareadresse an die Karten 10 auf die oben beschriebene Art und Weise gesendet wurde, wird die physikalische Softwareadresse jeder Karte individuell eingestellt. Dies wird wie folgt durchgeführt. Jede Karte wird über die Adreßleitungen A4, A5, d.h. über die Auswahlleitungen adressiert. Diese Adreßbits werden den Komparatoren 26, 28 bei E, F zugeführt. Gleichzeitig wird ein Code, der dem erwünschten Adreßbereich (physikalische Softwareadresse) der adressierten Karte entspricht, auf die Adreßleitungen A0-A3 gesetzt, die mit den Adreßeingangsleitungen A, C der Karte 10 in Verbindung stehen, und ein weiteres Steuerungssignal CS2 wird ausgesendet. Die Inhalte der Zwischenspeicher 22, 24 werden nicht gestört, nachdem ein Steuerungssignal CS1 während dieser Zeit nicht gesendet wird. Die Komparatoren 26, 28 erfassen, wenn eine Übereinstimmung zwischen den Adreßbits E-F auf den Adreßleitungen A4, A5 und der physikalischen Hardwareadresse, die in den Zwischenspeichern 22, 24 gespeichert ist, auftritt. Wenn eine übereinstimmung erfaßt wird, dann gibt das Logikgatter 30 aufgrund des Steuerungssignals CS2 die Takteingänge der Zwischenspeicher 32, 34 frei. Dies bewirkt, daß der Code, der der physikalischen Softwareadresse entspricht, in den Zwischenspeichern 32, 34 zwischengespeichert wird. Lediglich die Karte, die eine Übereinstimmung zwischen ihrer gespeicherten physikalischen Hardwareadresse und der Adresse auf dem Bus erfaßt, wird die physikalische Softwareadresse zur Speicherung annehmen.
• Als ein Ergebnis dieser zwei sequentiellen Operationen, sind sowohl die physikalische Hardware als auch die physikalische Softwareadresse für jede Karte auf der Karte gespeichert. Überdies kann der Adreßbereich jeder Karte individuell eingestellt werden. Offensichtlich kann die Schaltung der beispielhaften Karte 10 und die Schaltung aus Fig. 4 erweitert werden, um jeglicher erwünschten Anzahl von "Auswahl"-Adreßbits zu genügen, die in einem bestimmten System bereitgestellt werden.
• Im Betrieb wird eine Karte ausgewählt, wenn eine Übereinstimmung zwischen den Adreßbits E, F, die an den Eingängen der Komparatoren 36, 38 auftreten, und den Adreßbereichsdaten, die in den Zwischenspeichern 32, 34 gespeichert sind und durch diese bereitgestellt werden, auftritt. Die einzelnen Orte sind durch Adreßbits A-D adressiert, die auf den Adreßleitungen A0-A3 auftreten.
• Es wird darauf hingewiesen werden, daß fur ein System, das verschiedene Karten aufweist, die unterschiedliche Speicherelemente enthalten, wie z.B. Speicherkarten und einige Eingabe/Ausgabe-Karten, es keine Rolle spielt, welche für eine gegebene Adresse ausgewählt wird, solange diese einzigartig ist. Folglich könnte bei dem beispielhaften Ausführungsbeispiel der Fig. 1 - 4 die Reihenfolgen zusätzlicher Adreßleitungen, d.h. der Adreßleitungen A0-A3 in dem beispielhaften Ausführungsbeispiel, verändert, oder umgekehrt werden, wie dies oben beschrieben wurde, solange die zweistufige Einstelloperation, die oben beschrieben wurde, zum Einstellen der physikalischen Hardware und Softwareadresse verwendet wird. Bei einem bevorzugten Ausführungsbeispiel der Erfindung haben sowohl die Adreßleitungen, die für die Kartenauswahl verwendet werden, als auch die Adreßleitungen, die für die Adressierung einzelner Orte auf der Karte verwendet werden, von Kartenschlitz zu Kartenschlitz unterschiedliche Reihenfolgen, wie dies oben beschrieben wurde.
• Mit anderen Worten ist die Tatsache, daß die Adreßleitungen A0-A3 häufig umgeschaltet werden, für Karten, wie z.B. Speicherkarten, unerheblich, solange jede einzigartige Kombination auf den Adreßleitungen A0-A3 auf einzigartige Weise einen Ort auf der Karte anspricht. Das Senden einer Adresse 0000 auf den Adreßleitungen A0-A3 wird z.B. die Leitung des Demultiplexers 16 auf allen vier Karten auswählen, aber die Adresse 0001 wird die Leitung 1 des Demultiplexers 16 der Karten in den Schlitzen S1 und S3 auswählen, und die Leitung 2 in den Schlitzen S2 und S4, unter der Annahme, daß die binäre Reihenfolge der Adreßleitungen A0-A3 von dem höchstwertigen Bit (MSB) zum niederwertigsten Bit (LSB) geht. Dies spielt jedoch keine Rolle, da jedesmal, wenn der Prozessor wünscht, einen Speicherbereich, auf den dieser als "0001" Bezug nimmt, zu adressieren, eine Karte im Schlitz S2 durch Zulassen eines Zugriffs auf das Register, das der Leitung 2 des Demultiplexers zugeordnet ist, reagiert.
• Mit anderen Worten besteht also kein Grund dafür, daß die Reihenfolge der Bits A4 und A5 nicht ebenfalls geändert werden kann, um die Adreßabbildung auf acht Schlitze zu erweitern. In diesem Fall kann es erforderlich sein, die Reihenfolge nach dem Herstellen eines Schlitzes (siehe die Beschreibung unten) erneut herzustellen, um mehrere Karten daran zu hindern, auf dieselbe Adresse zu reagieren. Überdies ist es nicht erforderlich, den sekundären Code (d.h. den oben erwähnten Code, der die physikalische Softwareadresse einstellt) auf denselben Adressenleitungen zu senden, auf denen der primäre Code (d.h. der Code, der die physikalische Hardwareadresse einstellt) gesendet wurde.
• Bei einigen Anwendungen kann es erforderlich sein, auf der Karte die Reihenfolge der Adreßleitungen wirksam neu herzustellen, so daß diese mit der Reihenfolge zusammenfallen, in der sie vom Prozessor ausgegeben wurden. Dies kann für den Fall wahr sein, wenn einige Eingabe/Ausgabe-Karten, bei denen individuell adressierbare Orte mittels der Adreßleitungen in derselben Reihenfolge, in der sie vom Prozessor ausgegeben werden, adressiert werden müssen. Eine Einrichtung zum wirksam neuen Herstellen dieser Reihenfolge ist in Fig. 5 dargestellt. Eine solche Schaltung ist bevorzugterweise direkt auf jeder Karte 10 vorgesehen, wenn dies erforderlich ist. Die Schaltung aus Fig. 5 umfaßt eine Mehrzahl von X-Y Auswählern bzw. Selektoren 48-54, die Paare von beeinflußten Adreßleitungen empfangen. Ein Paar von X-Y Selektoren 48, 50 reagiert auf das Signal ÜBEREINSTIMMUNG 0 vom Zwischenspeicher 22, um zwischen einer der A, B Adreßeingangsleitungen auf der Karte 10 zu wählen. Auf ähnliche Weise reagieren die X-Y Selektoren 52, 54 auf das Signal ÜBER- EINSTIMMUNG 1 von dem Zwischenspeicher 24, um eine der Adreßeingangsleitungen C, D, auf der Karte auszuwählen. Wie es dargestellt ist, sind die Adreßeingangsleitungen A, B den X, Y Eingängen des Selektors 48 in umgekehrter Reihenfolge von dem Selektor 50 bereitgestellt. Dasselbe trifft für den Fall der Adreßeingangsleitungen C, D zu, die den Selektoren 52, 54 bereitgestellt werden. Es ist daher offensichtlich, daß nach dem Zwischenspeichern der physikalischen Hardwareadresse in die Zwischenspeicher 22, 24, die Selektoren 48 - 54 dazu dienen werden, die "korrekte" Adreßeingangsleitung auszuwählen, und dadurch auf der Karte die Reihenfolge wiederherstellen, in der die Adreßleitungen von dem Prozessor ausgehen.
• Fig. 6 stellt eine Alternative zu der Schaltung aus Fig. 5 dar. Ein programmierbares Logikarray (PLA) oder ROM 56 kann verwendet werden, um die Reihenfolge der Adreßleitungen auf der Grundlage der Adreßbits A-D und der Signale ÜBEREINSTIM- MUNG 0 und ÜBEREINSTIMMUNG 1 Signale wiederherzustellen. Es ist offensichtlich, daß im Fall eines ROMS, eine einfache Nachschlagtabelle verwendet werden kann, um diesen Zweck zu erfüllen. Im Fall des PLA kann dieses ähnlich programmiert sein.
• Obwohl die Ausführung der vorliegenden Erfindung die Anzahl der Schlitze, die adressiert werden kann, beschränkt, wie dies oben beschrieben wurde, verwendet sie nur vorhandene Signale, die auf dem Bus erscheinen, um die Adressierung durchzuführen, was zu einer Einsparung der Anzahl der Signale führt, die erforderlich sind, um die Adressierung durchzuführen. Am Wichtigsten ist, daß die Erfindung die Verwendung von DIP-Schaltern zur Adressierung nicht erfordert.

Claims (10)

1. Ein Computersystem, das einen Bus (12) mit einer Mehrzahl von Adreßleitungen (A0-A5) umfaßt, die mit mehreren Kartenschlitzen (S1-S4) in dem System verbunden sind, wobei jeder Kartenschlitz eine unterschiedliche Reihenfolge von Adreßleitungen (A0-A5) als die anderen der Kartenschlitze empfängt, wobei die Reihenfolge der Adreßleitungen bei jedem Kartenschlitz den physikalischen Ort des Kartenschlitzes relativ zu den anderen Kartenschlitzen in dem System anzeigt, wobei die Karten (10) in den Kartenschlitzen installiert sind, und jede Karte eine erste Einrichtung, die auf einen ersten Code, der auf zumindest ausgewählten Adreßleitungen (A, C) bereitgestellt ist, und auf ein erstes entfernt erzeugtes Steuerungssignal (CS1) reagiert, um eine physikalische Adresse der Karte herzustellen, zumindest teilweise auf der Grundlage des ersten Codes und der Reihenfolge der Adreßleitungen an dem Schlitz, in dem die Karte installiert ist, und eine zweite Einrichtung umfaßt, die auf einen zweiten Code, der auf zumindest ausgewählten der Adreßleitungen bereitgestellt ist, und auf ein zweites entfernt erzeugtes Steuerungssignal (CS2) reagiert, um einen Adreßbereich der Karte herzustellen.

2. Ein Computersystem gemäß Anspruch 1, bei dem der Code und die Steuerungssignale (CS1, CS2) während einer anfänglichen Betriebsphase des Computers bereitgestellt werden.

3. Ein Computersystem gemäß einem der vorhergehenden Ansprüche, bei dem die Reihenfolge der ausgewählten Paare von Adreßleitungen (A0-A5) bei jedem Kartenschlitz relativ zu unmittelbar vorhergehenden und unmittelbar nachfolgenden Kartenschlitzen in dem System umgekehrt ist.

4. Ein Computersystem gemäß einem der vorhergehenden Ansprüche, bei dem ein unterschiedlicher Code für jede Karte (10) zumindest teilweise aufgrund der einzigartigen Reihenfolge der Adreßleitungen (A0-A5) an jedem Kartenschlitz bereitgestellt ist.

5. Ein Computersystem gemäß Anspruch 4, bei dem der Code ein EXKLUSIV-ODER Muster (XOR) der Bitpaare der Adreßleitungen (A0-A5) ist.

6. Ein Computersystem gemäß Anspruch 1 oder 2, bei dem die erste Einrichtung eine erste Latcheinrichtung (22, 24) mit zumindest einem Paar von Dateneingängen (D) zum Empfangen des Codes und mit einem Takteingang zum Empfangen des ersten Steuerungssignals (CS1) umfaßt, wobei die erste Latcheinrichtung (22, 24) den Code als Reaktion auf das Auftreten des Steuerungssignals zwischenspeichert, und wobei die zweite Einrichtung eine zweite Latcheinrichtung (32, 34) umfaßt, mit zumindest einem Paar von Dateneingängen zum Empfangen des Codes und mit einem Takteingang zum Empfangen einer Anzeige, das die Karte (10) während des Auftretens des zweiten Steuerungssignals (CS2) ausgewählt wurde, wobei die zweite Latcheinrichtung den Code als Reaktion auf das Auftreten der Anzeige zwischenspeichert.

7. Ein Computersystem gemäß Anspruch 6, das ferner eine Komparatoreinrichtung (26, 28), um den Code, der in der ersten Latcheinrichtung gespeichert ist, mit den Adreßbits, die auf ausgewählten der Adreßleitungen (E, F) bereitgestellt sind, zu vergleichen, und um eine Anzeige des Ergebnisses des Vergleichs einer auf dem Ausgang dieses bereitzustellen, und eine Logikeinrichtung (30) umfaßt, die auf den Ausgang der Komparatoreinrichtung (26, 28) und auf das zweite Steuerungssignal (CS2) reagiert, um ein Signal bereitzustellen, das anzeigt, daß die Karte (10) während des Auftretens des zweiten Steuerungssignals ausgewählt wurde.

8. Ein Computersystem gemäß Anspruch 3, bei dem die Reihenfolge von niederwertigen Paaren der Adreßleitungen (A0-A1) bei jedem weiteren Kartenschlitz (S1, S3) in dem System umgekehrt ist, und bei dem die Reihenfolge jedes aufeinanderfolgenden höherwertigen Paares von Adreßleitungen (A2, A3; A4, A5) bei der Hälfte der Frequenz der Reihenfolge jedes unmittelbar nachfolgenden Paares von Adreßleitungen umgekehrt ist.

9. Ein Computersystem gemäß einem der vorhergehenden Ansprüche, bei dem die Adreßleitungen (A0-A5) von einem Prozessor (P) ausgehen, der dem Computersystem auf eine vorgewählte Art zugeordnet ist, und bei dem Karten (10) in den Kartenschlitzen (S1-S4) installiert sind, und bei dem in dem Fall, daß irgendein Kartenschlitz, der eine Reihenfolge von Adreßleitungen empfängt, die von der vorgewählten Reihenfolge unterschiedlich ist, die Karten, die darin installiert sind, eine erste Einrichtung (48, 50, 52, 52; 56) umfassen, um die vorausgewählte Reihenfolge wieder herzustellen.

10. Eine Computerkarte für ein Computersystem, das einen Bus (12) mit einer Mehrzahl von Adreßleitungen (A0-A5) umfaßt, die mit einer Mehrzahl von Kartenschlitzen (S1-S4) in dem System verbunden sind, wobei jeder Kartenschlitz eine unterschiedliche Reihenfolge von Adreßleitungen (A0-A5) als die anderen der Kartenschlitze empfängt, wobei die Reihenfolge der Adreßleitungen an jedem Kartenschlitz den physikalischen Ort jedes Kartenschlitzes relativ zu den anderen Kartenschlitzen in dem System anzeigt, wobei die Karte (10) in einen der Schlitze einfügbar ist und eine erste Einrichtung aufweist, die auf ein erstes entfernt erzeugtes Steuerungssignal (CS1) reagiert, um einen ersten Code zu empfangen, der auf zumindest einer ausgewählten der Adreßleitungen (A, C) bereitgestellt ist, und um aus dieser eine physikalische Hardwareadresse der Karte (10) herzustellen, zumindest teilweise auf der Grundlage des ersten Codes und der Reihenfolge der Adreßleitungen an dem Schlitz, in dem die Karte installiert ist, und eine zweite Einrichtung aufweist, die auf einen zweiten Code, der auf zumindest einer ausgewählten der Adreßleitungen bereitgestellt ist, und auf ein zweites entfernt erzeugtes Steuerungssignal (CS2) reagiert, um den Adreßbereich der Karte herzustellen.