JPH0830306A - 制御装置 - Google Patents
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- JPH0830306A JPH0830306A JP6181997A JP18199794A JPH0830306A JP H0830306 A JPH0830306 A JP H0830306A JP 6181997 A JP6181997 A JP 6181997A JP 18199794 A JP18199794 A JP 18199794A JP H0830306 A JPH0830306 A JP H0830306A
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Abstract
(57)【要約】
【目的】 主制御ユニットによって制御される被制御ユ
ニットのアドレスを自動設定できるようにする。 【構成】 独立したベース部２１〜２７はスロット３１
〜３７を有し、複合信号線２９で縦続接続する。ベース
部２１〜２７にはスロット３１〜３７を介して主制御ユ
ニット３９やこれによって制御される被制御ユニット４
１〜４５を接続する。ＣＰＵユニット３９は、複合信号
線２９中の複数のアドレス信号線から１本を選択してア
ドレス信号を出力するアドレス信号部４７を有する。入
出力ユニット４１〜４５のベース部２３〜２７は、複数
のアドレス信号線のうち１本の終端となるアドレス信号
終端４９〜５３を有し、これを当該入出力ユニット４１
〜４５を接続し、他のアドレス信号線を通過伝送する。
ニットのアドレスを自動設定できるようにする。 【構成】 独立したベース部２１〜２７はスロット３１
〜３７を有し、複合信号線２９で縦続接続する。ベース
部２１〜２７にはスロット３１〜３７を介して主制御ユ
ニット３９やこれによって制御される被制御ユニット４
１〜４５を接続する。ＣＰＵユニット３９は、複合信号
線２９中の複数のアドレス信号線から１本を選択してア
ドレス信号を出力するアドレス信号部４７を有する。入
出力ユニット４１〜４５のベース部２３〜２７は、複数
のアドレス信号線のうち１本の終端となるアドレス信号
終端４９〜５３を有し、これを当該入出力ユニット４１
〜４５を接続し、他のアドレス信号線を通過伝送する。
Description
【０００１】
【産業上の利用分野】本発明は制御装置に係り、各々独
立した複数のベース部を多段に接続するとともに、各ベ
ース部に主制御ユニットやこれによって制御される被制
御ユニットを接続するように装着してなる制御装置、更
に詳しくはそれら被制御ユニットのアドレスを自動設定
する制御装置に関する。
立した複数のベース部を多段に接続するとともに、各ベ
ース部に主制御ユニットやこれによって制御される被制
御ユニットを接続するように装着してなる制御装置、更
に詳しくはそれら被制御ユニットのアドレスを自動設定
する制御装置に関する。
【０００２】
【従来の技術】この種の制御装置としては、例えば図４
に示すように、複合信号線（図４では図示省略）によっ
て互いに接続された複数のスロット１、３、５、７…を
ベースユニット９に配列し、電源ユニット１１、主制御
ユニットとしてのＣＰＵユニット１３の他、複数の制御
機能を有する入出力ユニット（被制御ユニット）１５、
１７…を使用者が使用用途に応じてそれらスロット１〜
７…に組合せ接続するのが一般的である。なお、図中符
号１９ａ〜１９ｄはユニット１１〜１７…に接続するた
めにスロット１〜７…に設けた接続端子である。
に示すように、複合信号線（図４では図示省略）によっ
て互いに接続された複数のスロット１、３、５、７…を
ベースユニット９に配列し、電源ユニット１１、主制御
ユニットとしてのＣＰＵユニット１３の他、複数の制御
機能を有する入出力ユニット（被制御ユニット）１５、
１７…を使用者が使用用途に応じてそれらスロット１〜
７…に組合せ接続するのが一般的である。なお、図中符
号１９ａ〜１９ｄはユニット１１〜１７…に接続するた
めにスロット１〜７…に設けた接続端子である。
【０００３】このような制御装置では、電源ユニット１
１から他のユニット１３〜１７…へ電源を供給した状態
でＣＰＵユニット１３から各入出力ユニット１５〜１７
…をアドレス指定して制御し、例えば入出力ユニット１
５、１７…から入力した測定温度に基づきＣＰＵユニッ
ト１３が操作手順や操作量を判断又は演算し、入出力ユ
ニット１５、１７…からそれら操作手順や操作量を制御
対象（図示せず）へ出力し、制御対象の温度を定値制御
やプログラム制御する。
１から他のユニット１３〜１７…へ電源を供給した状態
でＣＰＵユニット１３から各入出力ユニット１５〜１７
…をアドレス指定して制御し、例えば入出力ユニット１
５、１７…から入力した測定温度に基づきＣＰＵユニッ
ト１３が操作手順や操作量を判断又は演算し、入出力ユ
ニット１５、１７…からそれら操作手順や操作量を制御
対象（図示せず）へ出力し、制御対象の温度を定値制御
やプログラム制御する。
【０００４】そして、このような制御装置では、予め余
裕をもって複数のスロット１〜７…を設けておき、使用
者が用途に応じて種々の機能をもった入出力ユニット１
５〜１７…を増減可能に構成する例が多くなっている。
そのため、入出力ユニット１５、１７…を増減してもＣ
ＰＵユニット１３から目的とする入出力ユニット１５、
１７…をアドレス指定して正確に制御動作させるために
は、それら入出力ユニット１５、１７…を個々のスロッ
ト５、７…に装着するとき又は装着後に、固有の入出力
用アドレスの割り付けが必要になる。
裕をもって複数のスロット１〜７…を設けておき、使用
者が用途に応じて種々の機能をもった入出力ユニット１
５〜１７…を増減可能に構成する例が多くなっている。
そのため、入出力ユニット１５、１７…を増減してもＣ
ＰＵユニット１３から目的とする入出力ユニット１５、
１７…をアドレス指定して正確に制御動作させるために
は、それら入出力ユニット１５、１７…を個々のスロッ
ト５、７…に装着するとき又は装着後に、固有の入出力
用アドレスの割り付けが必要になる。
【０００５】そこで、従来は各入出力ユニット１５、１
７…内部の回路基板等にアドレス割付用端子やディップ
スイッチ（いずれも図示省略）を設け、各入出力ユニッ
ト１５、１７…の種別等を考慮してその端子間をアドレ
ス用ジャンパー線で短絡したりディップスイッチを操作
し、各入出力ユニット１５、１７…のアドレスを設定し
ていた。例えば、デジタル用入出力ユニットは「１」〜
「５」に、アナログ用入出力ユニットは「６」〜「９」
にと言ったようなアドレス番号を他のユニットと重複せ
ず、かつユニットの種別や機能グループを間違えないよ
うに使用者が注意して設定していた。
７…内部の回路基板等にアドレス割付用端子やディップ
スイッチ（いずれも図示省略）を設け、各入出力ユニッ
ト１５、１７…の種別等を考慮してその端子間をアドレ
ス用ジャンパー線で短絡したりディップスイッチを操作
し、各入出力ユニット１５、１７…のアドレスを設定し
ていた。例えば、デジタル用入出力ユニットは「１」〜
「５」に、アナログ用入出力ユニットは「６」〜「９」
にと言ったようなアドレス番号を他のユニットと重複せ
ず、かつユニットの種別や機能グループを間違えないよ
うに使用者が注意して設定していた。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
たようにアドレス割り付けを各入出力ユニット１５、１
７…のジャンパー線やディップスイッチ等で行うような
構成では、使用者が数多くのユニットに対してアドレス
設定しなければならないので割り付け作業が煩雑である
し、誤設定し易く、制御装置が意図したように動作しな
いおそれがある。
たようにアドレス割り付けを各入出力ユニット１５、１
７…のジャンパー線やディップスイッチ等で行うような
構成では、使用者が数多くのユニットに対してアドレス
設定しなければならないので割り付け作業が煩雑である
し、誤設定し易く、制御装置が意図したように動作しな
いおそれがある。
【０００７】また、最近の小型の制御装置のなかには、
使用者側でのシステムの拡張性を重視する観点から、ベ
ースユニットに複数のスロットを配列する構成に代え、
個々のユニットの接続されるスロットを有する別個独立
したベース部をレール部材等に増減可能に支持させ、使
用者が用途に応じて任意のベース部に対して入出力ユニ
ットを装着する構成が提供されるようになっており、こ
のような構成においても製造上又は取り扱い上ベース部
のハードウエアを変更することなく入出力ユニットのア
ドレス割付けができる構成が望まれていた。
使用者側でのシステムの拡張性を重視する観点から、ベ
ースユニットに複数のスロットを配列する構成に代え、
個々のユニットの接続されるスロットを有する別個独立
したベース部をレール部材等に増減可能に支持させ、使
用者が用途に応じて任意のベース部に対して入出力ユニ
ットを装着する構成が提供されるようになっており、こ
のような構成においても製造上又は取り扱い上ベース部
のハードウエアを変更することなく入出力ユニットのア
ドレス割付けができる構成が望まれていた。
【０００８】このように、個々独立のベース部を使用し
かつ各アドレス割り付けのための設定を削除でき、使用
者の手間にならない制御装置が望まれていた。そこで、
本発明者は、各ユニットを接続する個々のベース部に着
目し、アドレス設定を省力化した制御装置を完成させ
た。
かつ各アドレス割り付けのための設定を削除でき、使用
者の手間にならない制御装置が望まれていた。そこで、
本発明者は、各ユニットを接続する個々のベース部に着
目し、アドレス設定を省力化した制御装置を完成させ
た。
【０００９】本発明はこのような状況の下になされたも
ので、主制御ユニットによって制御される被制御ユニッ
トのアドレスを自動設定できるうえ、各ユニットを接続
する個々のベース部の構成も簡素化した制御装置の提供
を目的とする。
ので、主制御ユニットによって制御される被制御ユニッ
トのアドレスを自動設定できるうえ、各ユニットを接続
する個々のベース部の構成も簡素化した制御装置の提供
を目的とする。
【００１０】
【課題を解決するための手段】このような課題を解決す
るために本発明の制御装置は、複数のアドレス信号線を
含む複合信号線によって複数のベース部を多段接続し、
一のベース部に主制御ユニットを接続するとともに他の
ベース部には被制御ユニットを接続してなる制御装置で
あり、それらアドレス信号線から１つを選択してベース
部からアドレス信号を出力するアドレス信号部をその主
制御ユニットに設け、その被制御ユニットの接続される
ベース部は、一のアドレス信号線の終端となって当該被
制御ユニットにのみ接続されるアドレス信号終端を設け
るとともに、他のアドレス信号を通過伝送するようにし
たものである。
るために本発明の制御装置は、複数のアドレス信号線を
含む複合信号線によって複数のベース部を多段接続し、
一のベース部に主制御ユニットを接続するとともに他の
ベース部には被制御ユニットを接続してなる制御装置で
あり、それらアドレス信号線から１つを選択してベース
部からアドレス信号を出力するアドレス信号部をその主
制御ユニットに設け、その被制御ユニットの接続される
ベース部は、一のアドレス信号線の終端となって当該被
制御ユニットにのみ接続されるアドレス信号終端を設け
るとともに、他のアドレス信号を通過伝送するようにし
たものである。
【００１１】また、本発明は、上記被制御ユニットの接
続される各ベース部に、そのアドレス信号線の接続され
る同じ入出力端子を設けるとともに、この入力端子のう
ち１個をそのアドレス信号終端とすると良い。さらに、
本発明は、上記入力端子のうちの端をそのアドレス信号
終端とし、上記出力端子には入力端子からの他のアドレ
ス信号線がそのアドレス信号終端相当側へ順次ずれて接
続されるよう形成すると良い。
続される各ベース部に、そのアドレス信号線の接続され
る同じ入出力端子を設けるとともに、この入力端子のう
ち１個をそのアドレス信号終端とすると良い。さらに、
本発明は、上記入力端子のうちの端をそのアドレス信号
終端とし、上記出力端子には入力端子からの他のアドレ
ス信号線がそのアドレス信号終端相当側へ順次ずれて接
続されるよう形成すると良い。
【００１２】
【作用】このような手段を備えた本発明では、主制御ユ
ニットのアドレス信号部でアドレス信号線から１つを選
択してベース部からアドレス信号を出力すると、このア
ドレス信号の出力されたアドレス信号線のアドレス信号
終端を有するベース部において、これに接続された被制
御ユニットにそのアドレス信号が取込まれる一方、アド
レス信号終端を有しない他のアドレス信号線についての
アドレス信号が当該被制御ユニットのベース部をスルー
で通過伝送する。
ニットのアドレス信号部でアドレス信号線から１つを選
択してベース部からアドレス信号を出力すると、このア
ドレス信号の出力されたアドレス信号線のアドレス信号
終端を有するベース部において、これに接続された被制
御ユニットにそのアドレス信号が取込まれる一方、アド
レス信号終端を有しない他のアドレス信号線についての
アドレス信号が当該被制御ユニットのベース部をスルー
で通過伝送する。
【００１３】また、その被制御ユニットの接続される各
ベース部に、そのアドレス信号線の接続される同じ入出
力端子を設け、この入力端子のうち１個をそのアドレス
信号終端とする構成では、各被制御ユニットの接続され
る各ベース部の構成を共通化できる。さらに、上記入力
端子のうちの端をそのアドレス信号終端とし、上記出力
端子には入力端子からの他のアドレス信号線がそのアド
レス信号終端相当側へ順次ずれて接続する構成では、ベ
ース部と被制御ユニットの接続構成やベース部自体の構
成が一層共通化される。
ベース部に、そのアドレス信号線の接続される同じ入出
力端子を設け、この入力端子のうち１個をそのアドレス
信号終端とする構成では、各被制御ユニットの接続され
る各ベース部の構成を共通化できる。さらに、上記入力
端子のうちの端をそのアドレス信号終端とし、上記出力
端子には入力端子からの他のアドレス信号線がそのアド
レス信号終端相当側へ順次ずれて接続する構成では、ベ
ース部と被制御ユニットの接続構成やベース部自体の構
成が一層共通化される。
【００１４】
【実施例】以下本発明の実施例を図面を参照して説明す
る。図１は本発明に係る制御装置の一実施例を示す概略
ブロック図である。図１において、ベース部２１、２
３、２５、２７…は各々独立して形成されており、電源
を供給する電源線、データ信号を例えばシリアル伝送す
るデータ信号線、アドレスを指定するアドレス信号線を
有する多芯ケーブルである複合信号線２９を介して多段
に縦続接続されている。
る。図１は本発明に係る制御装置の一実施例を示す概略
ブロック図である。図１において、ベース部２１、２
３、２５、２７…は各々独立して形成されており、電源
を供給する電源線、データ信号を例えばシリアル伝送す
るデータ信号線、アドレスを指定するアドレス信号線を
有する多芯ケーブルである複合信号線２９を介して多段
に縦続接続されている。
【００１５】なお、実際の製品としての制御装置は、ベ
ース部２１〜２７…を例えば図示しないレール部にはめ
るように支持させて配列し、ベース部２１〜２７…に設
けた図示しないコネクタ等によって互いに電気的かつ機
械的に接続して構成すると良い。このような構成では、
そのコネクタ等の接続端子が複合信号線２９に相当す
る。
ース部２１〜２７…を例えば図示しないレール部にはめ
るように支持させて配列し、ベース部２１〜２７…に設
けた図示しないコネクタ等によって互いに電気的かつ機
械的に接続して構成すると良い。このような構成では、
そのコネクタ等の接続端子が複合信号線２９に相当す
る。
【００１６】各ベース部２１〜２７…はスロット３１、
３３、３５、３７…を有し、複合信号線２９から各スロ
ット３１〜３７を介して各ユニット３９、４１、４３、
４５へ電源を供給するとともに接続された各ユニット３
９〜４５と複合信号線２９との間でそれら各信号の入出
力を行うものである。ベース部２１には主制御ユニット
としての例えばＣＰＵユニット３９が接続され、他のベ
ース部２３〜２７…には被制御ユニットとしての例えば
入出力ユニット４１〜４５…が接続されるようになって
いる。
３３、３５、３７…を有し、複合信号線２９から各スロ
ット３１〜３７を介して各ユニット３９、４１、４３、
４５へ電源を供給するとともに接続された各ユニット３
９〜４５と複合信号線２９との間でそれら各信号の入出
力を行うものである。ベース部２１には主制御ユニット
としての例えばＣＰＵユニット３９が接続され、他のベ
ース部２３〜２７…には被制御ユニットとしての例えば
入出力ユニット４１〜４５…が接続されるようになって
いる。
【００１７】ＣＰＵユニット３９は、各入出力ユニット
４１〜４５…のアドレスを指定してこれらを制御し、例
えば入出力ユニット４１〜４５…から入力した測定温度
に基づき操作手順や操作量を判断又は演算したり、測定
データや設定データをホストコンピュータ等の外部機器
との間で送受信したり、設定データを入出力ユニットに
送信したりするものである。また、ＣＰＵユニット３９
は、各入出力ユニット４１〜４５…のアドレスを指定す
るために、上述した複数のアドレス信号線の中から１つ
を選択してアドレス信号をベース部２１から順次出力す
るアドレス信号部４７を有している。詳細は後述する。
４１〜４５…のアドレスを指定してこれらを制御し、例
えば入出力ユニット４１〜４５…から入力した測定温度
に基づき操作手順や操作量を判断又は演算したり、測定
データや設定データをホストコンピュータ等の外部機器
との間で送受信したり、設定データを入出力ユニットに
送信したりするものである。また、ＣＰＵユニット３９
は、各入出力ユニット４１〜４５…のアドレスを指定す
るために、上述した複数のアドレス信号線の中から１つ
を選択してアドレス信号をベース部２１から順次出力す
るアドレス信号部４７を有している。詳細は後述する。
【００１８】入出力ユニット４１〜４５…は、ＣＰＵユ
ニット３９の管理下で動作し、外部から入力した測定温
度を処理演算したり、測定データやそれに基づく操作量
等の演算データをＣＰＵユニット３９側へ出力したり、
演算結果を操作量として外部へ出力する他、スロット３
３〜３７を介してアドレス信号を受けたとき、当該入出
力ユニット４１〜４５…がアドレス未設定状態であれ
ば、そのアドレス信号の内容を自己設定するとともに当
該アドレス確認信号をＣＰＵユニット３９側へ出力する
機能を有している。詳細は後述する。
ニット３９の管理下で動作し、外部から入力した測定温
度を処理演算したり、測定データやそれに基づく操作量
等の演算データをＣＰＵユニット３９側へ出力したり、
演算結果を操作量として外部へ出力する他、スロット３
３〜３７を介してアドレス信号を受けたとき、当該入出
力ユニット４１〜４５…がアドレス未設定状態であれ
ば、そのアドレス信号の内容を自己設定するとともに当
該アドレス確認信号をＣＰＵユニット３９側へ出力する
機能を有している。詳細は後述する。
【００１９】入出力ユニット４１〜４５…の接続される
ベース部２３〜２７には、複数のアドレス信号線のうち
１本の終端となるアドレス信号終端４９、５１、５３…
が形成され、これらアドレス信号終端４９〜５３…が各
々スロット３３〜３７…にのみ接続される一方、他のア
ドレス信号が通過伝送されるようになっている。すなわ
ち、複数のアドレス信号線のうちアドレス信号終端４９
〜５３…に接続されたアドレス信号線は、当該ベース部
２３〜２７で終端され、残りのアドレス信号線が当該ベ
ース部２３〜２７を通過して延びている。
ベース部２３〜２７には、複数のアドレス信号線のうち
１本の終端となるアドレス信号終端４９、５１、５３…
が形成され、これらアドレス信号終端４９〜５３…が各
々スロット３３〜３７…にのみ接続される一方、他のア
ドレス信号が通過伝送されるようになっている。すなわ
ち、複数のアドレス信号線のうちアドレス信号終端４９
〜５３…に接続されたアドレス信号線は、当該ベース部
２３〜２７で終端され、残りのアドレス信号線が当該ベ
ース部２３〜２７を通過して延びている。
【００２０】なお、図１では説明を分り易くするため
に、ＣＰＵユニット３９や入出力ユニット４１〜４５…
をスロット３１〜３７…から離して図示しているし、ベ
ース部２１〜２７…は４個、入出力ユニット４１〜４５
…は３個示しているが、本発明ではこれらの数に限定さ
れない。さらに、本発明の要部でない電源ユニットおよ
びこれに接続されるベース部やコネクタの図示は省略し
た。以下の説明および図においても同様である。
に、ＣＰＵユニット３９や入出力ユニット４１〜４５…
をスロット３１〜３７…から離して図示しているし、ベ
ース部２１〜２７…は４個、入出力ユニット４１〜４５
…は３個示しているが、本発明ではこれらの数に限定さ
れない。さらに、本発明の要部でない電源ユニットおよ
びこれに接続されるベース部やコネクタの図示は省略し
た。以下の説明および図においても同様である。
【００２１】次に、このような本発明の制御装置の詳細
を図２および図３に基づいて説明する。図２および図３
は、ベース部２１〜２７…が有している各スロット３１
〜３７…に接続されているＣＰＵユニット３９と入出力
ユニット４１〜４５…の関係を示す具体的なブロック図
であるが、便宜上、図２には主にＣＰＵユニット３９お
よび入出力ユニット４１を示し、図３には主に入出力ユ
ニット４１、４３を示し、他の入出力ユニット４５…の
図示を省略した。入出力ユニット４１〜４５…の基本的
な内部構成は同様である。
を図２および図３に基づいて説明する。図２および図３
は、ベース部２１〜２７…が有している各スロット３１
〜３７…に接続されているＣＰＵユニット３９と入出力
ユニット４１〜４５…の関係を示す具体的なブロック図
であるが、便宜上、図２には主にＣＰＵユニット３９お
よび入出力ユニット４１を示し、図３には主に入出力ユ
ニット４１、４３を示し、他の入出力ユニット４５…の
図示を省略した。入出力ユニット４１〜４５…の基本的
な内部構成は同様である。
【００２２】図２において、ベース部２１のスロット３
１に接続されたＣＰＵユニット３９は、制御部５５と、
これに接続されたデータ信号部５７およびアドレス信号
部４７を有している。データ信号部５７は、複合信号線
（図２と図３では省略）２９中のデータ信号線５９と制
御部５５の間でデータ信号の送受を行うタイミング調整
用インターフェースである。
１に接続されたＣＰＵユニット３９は、制御部５５と、
これに接続されたデータ信号部５７およびアドレス信号
部４７を有している。データ信号部５７は、複合信号線
（図２と図３では省略）２９中のデータ信号線５９と制
御部５５の間でデータ信号の送受を行うタイミング調整
用インターフェースである。
【００２３】アドレス信号部４７は、制御部５５の管理
下で、複合信号線２９中の複数のアドレス信号線６１の
内から１つを選択してＨ又はＬレベルのアドレス信号を
出力するインターフェースであり、第１（で示す。）
〜第ｎ−１（単に○で示す。）までの複数の接続端子を
例えば一列状態で配列した出力端子６３に接続されてい
る。アドレス信号部４７は、リセット信号やデータ要求
信号等のように入出力ユニット４１〜を制御する制御信
号も出力端子６３の第ｎの端子（○中にｎで示す。）を
介して出力するようになっている。
下で、複合信号線２９中の複数のアドレス信号線６１の
内から１つを選択してＨ又はＬレベルのアドレス信号を
出力するインターフェースであり、第１（で示す。）
〜第ｎ−１（単に○で示す。）までの複数の接続端子を
例えば一列状態で配列した出力端子６３に接続されてい
る。アドレス信号部４７は、リセット信号やデータ要求
信号等のように入出力ユニット４１〜を制御する制御信
号も出力端子６３の第ｎの端子（○中にｎで示す。）を
介して出力するようになっている。
【００２４】制御部５５は、ＣＰＵユニット３９の主要
制御を行うＣＰＵや、このＣＰＵユニット３９で実行す
るためのプログラムを内蔵したＲＯＭ、その実行過程の
データを一時的に記憶するためのＲＡＭ等を有している
が図示を省略する。この制御部５５は、データ信号線５
９やデータ信号部５７を介して入力した入出力ユニット
４１〜からの例えば測定温度に基づき操作量等を演算
し、データ信号部５７を介してデータ信号ライン５９へ
出力したり、別途外部へ直接出力したり、更に各種操作
を入力する機能等のように制御装置としての基本的な判
断演算機能のほか、次のような機能を有している。
制御を行うＣＰＵや、このＣＰＵユニット３９で実行す
るためのプログラムを内蔵したＲＯＭ、その実行過程の
データを一時的に記憶するためのＲＡＭ等を有している
が図示を省略する。この制御部５５は、データ信号線５
９やデータ信号部５７を介して入力した入出力ユニット
４１〜からの例えば測定温度に基づき操作量等を演算
し、データ信号部５７を介してデータ信号ライン５９へ
出力したり、別途外部へ直接出力したり、更に各種操作
を入力する機能等のように制御装置としての基本的な判
断演算機能のほか、次のような機能を有している。
【００２５】すなわち、電源投入時又は任意の時点で外
部機器からアドレス設定の信号を受けたとき、アドレス
信号部４７からアドレス信号線６１を選択してアドレス
信号を出力制御したり、後述するように入出力ユニット
４１〜からデータ信号部５７を介して当該アドレス確認
信号を入力したとき、別のアドレス信号線を選択してア
ドレス信号を出力し、すべてのアドレス信号線にアドレ
ス信号を出力するまで順次これを繰返す機能である。
部機器からアドレス設定の信号を受けたとき、アドレス
信号部４７からアドレス信号線６１を選択してアドレス
信号を出力制御したり、後述するように入出力ユニット
４１〜からデータ信号部５７を介して当該アドレス確認
信号を入力したとき、別のアドレス信号線を選択してア
ドレス信号を出力し、すべてのアドレス信号線にアドレ
ス信号を出力するまで順次これを繰返す機能である。
【００２６】制御部５５が、制御信号線６５からのリセ
ット信号で入出力ユニット４１内のアドレス設定をクリ
アしたり、アドレス信号部４７を介してアドレス設定す
るタイミングとしては、電源投入時や、運転中その他任
意の時点における操作キーからの操作時がある。なお、
データ信号線５９および制御信号線６５は図２や図３で
は１本で図示されているが、実際は複数の信号線で形成
される場合が多い。
ット信号で入出力ユニット４１内のアドレス設定をクリ
アしたり、アドレス信号部４７を介してアドレス設定す
るタイミングとしては、電源投入時や、運転中その他任
意の時点における操作キーからの操作時がある。なお、
データ信号線５９および制御信号線６５は図２や図３で
は１本で図示されているが、実際は複数の信号線で形成
される場合が多い。
【００２７】ベース部２３のスロット３３に接続された
入出力ユニット４１は、データ信号線５９に接続された
データ通信部６７と、これに接続された制御部６９と、
これに接続された信号処理部７１と、アドレス信号終端
４９と、入出力端子７３、７５を有して形成されてい
る。データ通信部６７は、制御部６９の管理下で動作
し、ＣＰＵユニット３９からのアドレス付きデータ信号
が送信されたとき、当該入出力ユニット４１に登録され
ているアドレス番号と一致した場合に、そのデータ信号
を受信するとともに、後述するようにアドレス確認信号
をデータ信号線５９へ出力する機能を有している。
入出力ユニット４１は、データ信号線５９に接続された
データ通信部６７と、これに接続された制御部６９と、
これに接続された信号処理部７１と、アドレス信号終端
４９と、入出力端子７３、７５を有して形成されてい
る。データ通信部６７は、制御部６９の管理下で動作
し、ＣＰＵユニット３９からのアドレス付きデータ信号
が送信されたとき、当該入出力ユニット４１に登録され
ているアドレス番号と一致した場合に、そのデータ信号
を受信するとともに、後述するようにアドレス確認信号
をデータ信号線５９へ出力する機能を有している。
【００２８】制御部６９は、ＣＰＵやこのＣＰＵの動作
プログラムを格納したＲＯＭ（いずれも図示せず。）等
を有しＣＰＵユニット３９とは別個の機能を有するもの
で、図示しない外部機器との間でデータ信号を交換し、
取り込んだ例えば測定温度データに基づき操作量を演算
して表示用データとしてＣＰＵユニット３９側へ伝送制
御する機能、その他入出力ユニットとして基本的な機能
を有している。制御部６９は、当該入出力ユニット４１
のアドレス番号を格納するとともに、アドレスが割付け
設定されたときデータ通信部６７を介してアドレス確認
信号を出力する機能を有している。
プログラムを格納したＲＯＭ（いずれも図示せず。）等
を有しＣＰＵユニット３９とは別個の機能を有するもの
で、図示しない外部機器との間でデータ信号を交換し、
取り込んだ例えば測定温度データに基づき操作量を演算
して表示用データとしてＣＰＵユニット３９側へ伝送制
御する機能、その他入出力ユニットとして基本的な機能
を有している。制御部６９は、当該入出力ユニット４１
のアドレス番号を格納するとともに、アドレスが割付け
設定されたときデータ通信部６７を介してアドレス確認
信号を出力する機能を有している。
【００２９】信号処理部７１は、制御部６９の管理下で
動作し、制御信号線６５からリセット信号が入力された
とき制御部６９内のアドレス設定をクリアする一方、自
己アドレス設定されていないアドレス未設定状態の下で
アドレス信号終端４９からアドレス信号が入力されたと
き、アドレス番号を制御部６９へ格納する機能の他、制
御信号線６５からのデータ要求信号等の制御信号を取込
んで制御部６９へ出力する機能を有している。
動作し、制御信号線６５からリセット信号が入力された
とき制御部６９内のアドレス設定をクリアする一方、自
己アドレス設定されていないアドレス未設定状態の下で
アドレス信号終端４９からアドレス信号が入力されたと
き、アドレス番号を制御部６９へ格納する機能の他、制
御信号線６５からのデータ要求信号等の制御信号を取込
んで制御部６９へ出力する機能を有している。
【００３０】ベース部２３の入力端子７３は、ベース部
２１の出力端子６３と同様に一列状態で配列した第１
（で示す。）〜第ｎ（○中にｎで示す。）までの接続
端子を有し、直接又は多芯ケーブルを介して接続されて
おり、第１の接続端子がアドレス信号終端４９を介し
て信号処理部７１に接続されている。なお、アドレス信
号終端４９は第１の接続端子そのものである場合もあ
る。
２１の出力端子６３と同様に一列状態で配列した第１
（で示す。）〜第ｎ（○中にｎで示す。）までの接続
端子を有し、直接又は多芯ケーブルを介して接続されて
おり、第１の接続端子がアドレス信号終端４９を介し
て信号処理部７１に接続されている。なお、アドレス信
号終端４９は第１の接続端子そのものである場合もあ
る。
【００３１】ベース部２３の出力端子７５は、ベース部
２１の出力端子６３と同様に一列状態で配列した第１
（で示す。）〜第ｎ（○中にｎで示す。）までの接続
端子で形成され、ベース部２３の入力端子７３の接続端
子における第２の接続端子以降を第１の接続端子か
ら順にずらせて内部接続されて形成されている。すなわ
ち、前段に接続される入力端子７３と次段に接続される
出力端子７５は、上位または下位の隣の端子にずれて接
続されている。例えば、入力端子７３の第２、第３、第
４〜の接続端子、、が出力端子７５の第１、第
２、第３の接続端子、、へとずれて接続されてい
る。
２１の出力端子６３と同様に一列状態で配列した第１
（で示す。）〜第ｎ（○中にｎで示す。）までの接続
端子で形成され、ベース部２３の入力端子７３の接続端
子における第２の接続端子以降を第１の接続端子か
ら順にずらせて内部接続されて形成されている。すなわ
ち、前段に接続される入力端子７３と次段に接続される
出力端子７５は、上位または下位の隣の端子にずれて接
続されている。例えば、入力端子７３の第２、第３、第
４〜の接続端子、、が出力端子７５の第１、第
２、第３の接続端子、、へとずれて接続されてい
る。
【００３２】そして、入出力ユニット４１は、図３に示
すように、基本的に同様な構成を有する入出力ユニット
４３〜に入出力端子７３、７５を介して縦続接続されて
いる。もっとも、入出力ユニット４１、４３〜では、デ
ータ通信部６７や制御部７１等の機能が個々に異なるこ
とは言うまでもない。
すように、基本的に同様な構成を有する入出力ユニット
４３〜に入出力端子７３、７５を介して縦続接続されて
いる。もっとも、入出力ユニット４１、４３〜では、デ
ータ通信部６７や制御部７１等の機能が個々に異なるこ
とは言うまでもない。
【００３３】なお、ＣＰＵユニット３９と入出力ユニッ
ト４１〜のベース部２１、２３〜が直接接続される構成
では、出力端子６３、７５と入力端子７３が互いにはま
って接続されるように形成されている。さらに、データ
信号線５９は、図２および図３において出力端子６３、
７５や入力端子７３と別個に図示されているが、実際の
製品ではこれらの端子６３〜７５を介して接続される。
ト４１〜のベース部２１、２３〜が直接接続される構成
では、出力端子６３、７５と入力端子７３が互いにはま
って接続されるように形成されている。さらに、データ
信号線５９は、図２および図３において出力端子６３、
７５や入力端子７３と別個に図示されているが、実際の
製品ではこれらの端子６３〜７５を介して接続される。
【００３４】次に、上述した本発明の制御装置の動作を
簡単に説明する。ベース部２１〜２７…を並列的に縦続
接続し、ベース部２１のスロット３１にＣＰＵユニット
３９を接続し、ベース部２３〜２７…のスロット３３〜
３７…に入出力ユニット４１〜４５…や電源ユニット等
を接続して電源を投入する。電源投入時等に、ＣＰＵユ
ニット３９が制御部５５を介してアドレス信号部４７を
制御し、入出力ユニット４１〜４５…を選択するために
複数のアドレス信号線のうち出力端子６３中の第１の接
続端子のアドレス信号線を選択してアドレス信号を出
力する。
簡単に説明する。ベース部２１〜２７…を並列的に縦続
接続し、ベース部２１のスロット３１にＣＰＵユニット
３９を接続し、ベース部２３〜２７…のスロット３３〜
３７…に入出力ユニット４１〜４５…や電源ユニット等
を接続して電源を投入する。電源投入時等に、ＣＰＵユ
ニット３９が制御部５５を介してアドレス信号部４７を
制御し、入出力ユニット４１〜４５…を選択するために
複数のアドレス信号線のうち出力端子６３中の第１の接
続端子のアドレス信号線を選択してアドレス信号を出
力する。
【００３５】アドレス信号は、ＣＰＵユニット３９に最
も近い入出力ユニット４１のベース部２３のアドレス信
号終端４９から信号処理部７１に入力され、制御部６９
にアドレスが設定されるとともに制御部６９、データ通
信部６７、データ信号線５９を介してアドレス確認信号
がＣＰＵユニット３９へ伝送されて記憶される。ここ
で、ＣＰＵユニット３９の出力端子６３において、第２
の接続端子〜第ｎ−１の接続端子に接続されたアドレ
ス信号線は入出力ユニット４１に接続されずに通過して
いるが、アドレス信号が出力されていないから、他の入
出力ユニット４３〜４５〜がアドレス設定されない。
も近い入出力ユニット４１のベース部２３のアドレス信
号終端４９から信号処理部７１に入力され、制御部６９
にアドレスが設定されるとともに制御部６９、データ通
信部６７、データ信号線５９を介してアドレス確認信号
がＣＰＵユニット３９へ伝送されて記憶される。ここ
で、ＣＰＵユニット３９の出力端子６３において、第２
の接続端子〜第ｎ−１の接続端子に接続されたアドレ
ス信号線は入出力ユニット４１に接続されずに通過して
いるが、アドレス信号が出力されていないから、他の入
出力ユニット４３〜４５〜がアドレス設定されない。
【００３６】そして、ＣＰＵユニット３９がアドレス信
号部４７を制御して出力端子６３の第２の接続端子の
アドレス信号線を選択してアドレス信号を出力すると、
アドレス信号が入出力ユニット４１を通過して次の入出
力ユニット４３のアドレス信号終端５１から信号処理部
７１に取込まれてアドレス設定され、以降、すべてのア
ドレス信号線にアドレス信号を出力するまで順次繰返さ
れる。
号部４７を制御して出力端子６３の第２の接続端子の
アドレス信号線を選択してアドレス信号を出力すると、
アドレス信号が入出力ユニット４１を通過して次の入出
力ユニット４３のアドレス信号終端５１から信号処理部
７１に取込まれてアドレス設定され、以降、すべてのア
ドレス信号線にアドレス信号を出力するまで順次繰返さ
れる。
【００３７】そして、所定の期間経過してもアドレス確
認信号がＣＰＵユニット３９に伝送されない場合には、
その入出力ユニットは装着されていないとして次のアド
レス信号を出力する。そして、すべてのアドレス信号線
にアドレス信号を出力後、ＣＰＵユニット３９はアドレ
ス確認信号に基づいて入出力ユニット４１〜４５…の数
や配置状況の他、機能等を記憶する。
認信号がＣＰＵユニット３９に伝送されない場合には、
その入出力ユニットは装着されていないとして次のアド
レス信号を出力する。そして、すべてのアドレス信号線
にアドレス信号を出力後、ＣＰＵユニット３９はアドレ
ス確認信号に基づいて入出力ユニット４１〜４５…の数
や配置状況の他、機能等を記憶する。
【００３８】このように、本発明の制御装置は、アドレ
ス信号線６１から１つのアドレス信号線を選択するアド
レス信号部４７をＣＰＵユニット３９に設け、入出力ユ
ニット４１〜４５…のベース部２３〜２７…では、それ
ら複数のアドレス信号線のうち１つをアドレス終端とし
残りのアドレス信号線を通過させるよう形成したから、
ＣＰＵユニット３９からアドレス信号部４７を介して１
つのアドレス信号線を選択してアドレス信号を出力すれ
ば、そのアドレス信号線をアドレス信号終端４９、５
１、５３…とする入出力ユニット４１〜４５…に取込ま
れて自動的にアドレス設定されるから、順番にアドレス
信号線を選択して行けば、接続された全ての入出力ユニ
ット４１〜４５に固有アドレスを自動設定できる。
ス信号線６１から１つのアドレス信号線を選択するアド
レス信号部４７をＣＰＵユニット３９に設け、入出力ユ
ニット４１〜４５…のベース部２３〜２７…では、それ
ら複数のアドレス信号線のうち１つをアドレス終端とし
残りのアドレス信号線を通過させるよう形成したから、
ＣＰＵユニット３９からアドレス信号部４７を介して１
つのアドレス信号線を選択してアドレス信号を出力すれ
ば、そのアドレス信号線をアドレス信号終端４９、５
１、５３…とする入出力ユニット４１〜４５…に取込ま
れて自動的にアドレス設定されるから、順番にアドレス
信号線を選択して行けば、接続された全ての入出力ユニ
ット４１〜４５に固有アドレスを自動設定できる。
【００３９】そのため、入出力ユニット４１〜４５…の
アドレス設定が簡単となるうえ、入出力ユニット４１〜
４５…の設置や増設時等におけるアドレス設定の間違い
も生じ難く、多数の入出力ユニット４１〜４５…のアド
レス設定が簡素化される。しかも、入出力ユニット４１
〜４５…側では、予め設定したアドレスとＣＰＵユニッ
ト３９からのアドレス内容を比較演算する必要がないか
ら、入出力ユニット４１〜４５…側で比較用ソフトウエ
アが不要となり、構成が簡単となる。
アドレス設定が簡単となるうえ、入出力ユニット４１〜
４５…の設置や増設時等におけるアドレス設定の間違い
も生じ難く、多数の入出力ユニット４１〜４５…のアド
レス設定が簡素化される。しかも、入出力ユニット４１
〜４５…側では、予め設定したアドレスとＣＰＵユニッ
ト３９からのアドレス内容を比較演算する必要がないか
ら、入出力ユニット４１〜４５…側で比較用ソフトウエ
アが不要となり、構成が簡単となる。
【００４０】また、各入出力ユニット４１〜４５…のベ
ース部２３〜２７…に設けた入出力端子７３、７５は、
同一構成となっているから、各ベース部２３〜２７…の
構成が共通化され、製造が簡単でコストダウンを図るこ
とができる。さらに、各ベース部２３〜２７の入力端子
７３の端の第１の接続端子をアドレス信号終端４９、
５１、５３…自体又はこれに接続したから、各入出力ユ
ニット４１〜４５…は常に入力端子７３の端の第１の接
続端子にのみ接続して組立てれば良いうえ、出力端子
７５には入力端子７３から１個分だけ順次ずらせて配線
接続すれば良く、各入出力ユニット４１〜４５…の製造
および構成が一層簡単であるし、各入出力ユニット４１
〜４５…の接続順番も任意となるうえ、ＣＰＵユニット
３９に近い方からアドレス設定可能となる。
ース部２３〜２７…に設けた入出力端子７３、７５は、
同一構成となっているから、各ベース部２３〜２７…の
構成が共通化され、製造が簡単でコストダウンを図るこ
とができる。さらに、各ベース部２３〜２７の入力端子
７３の端の第１の接続端子をアドレス信号終端４９、
５１、５３…自体又はこれに接続したから、各入出力ユ
ニット４１〜４５…は常に入力端子７３の端の第１の接
続端子にのみ接続して組立てれば良いうえ、出力端子
７５には入力端子７３から１個分だけ順次ずらせて配線
接続すれば良く、各入出力ユニット４１〜４５…の製造
および構成が一層簡単であるし、各入出力ユニット４１
〜４５…の接続順番も任意となるうえ、ＣＰＵユニット
３９に近い方からアドレス設定可能となる。
【００４１】ところで、上述した実施例では、ＣＰＵユ
ニット３９や入出力ユニット４１〜４５…を接続するベ
ース部２１〜２７…に入出力端子６３、７３、７５を形
成する構成を説明したが、本発明では入出力端子６３、
７３、７５は必ずしも必須ではなく、入出力ユニット４
１〜４５…にアドレス信号終端４７を形成すれば本発明
の目的達成が可能である。しかも、本発明のアドレス信
号終端４７は入力端子７３の端子自体である場合も含む
ものである。
ニット３９や入出力ユニット４１〜４５…を接続するベ
ース部２１〜２７…に入出力端子６３、７３、７５を形
成する構成を説明したが、本発明では入出力端子６３、
７３、７５は必ずしも必須ではなく、入出力ユニット４
１〜４５…にアドレス信号終端４７を形成すれば本発明
の目的達成が可能である。しかも、本発明のアドレス信
号終端４７は入力端子７３の端子自体である場合も含む
ものである。
【００４２】ところで、本発明の制御装置では、２回目
以降の電源投入時からはＣＰＵユニット３９がそのアド
レス確認動作を行い、制御部５５に記憶されている機能
種類等の構成と比較確認し、変更されて不一致であれば
ＣＰＵユニット３９等に接続されている図示しない表示
装置等で操作者に確認するよう構成可能であり、これに
合せてＣＰＵユニット３９、特に制御部５５を形成すれ
ば良い。
以降の電源投入時からはＣＰＵユニット３９がそのアド
レス確認動作を行い、制御部５５に記憶されている機能
種類等の構成と比較確認し、変更されて不一致であれば
ＣＰＵユニット３９等に接続されている図示しない表示
装置等で操作者に確認するよう構成可能であり、これに
合せてＣＰＵユニット３９、特に制御部５５を形成すれ
ば良い。
【００４３】
【発明の効果】以上説明したように本発明は、複数のア
ドレス信号線を含む複合信号線でベース部を多段接続
し、これらのベース部に主制御ユニットやこれによって
制御される被制御ユニットを接続し、それらアドレス信
号線から１つを選択してベース部からアドレス信号を出
力するアドレス信号部をその主制御ユニットに設け、そ
の被制御ユニットの接続されるベース部には、一のアド
レス信号線の終端となって当該被制御ユニットにのみ接
続されるアドレス信号終端を設け、他のアドレス信号を
通過伝送するように構成したから、主制御ユニットから
１つのアドレス信号線を選択するだけで、該当するアド
レス信号線を終端とするベース部に接続された被制御ユ
ニットが自動的にアドレス設定される。そのため、従来
のようにアドレス用ジャンパー線やディップスイッチ等
を用いなくとも、使用者が数多くのユニットに対して簡
単にアドレス設定可能となるうえ、誤設定を回避できる
から、初期設定や初期診断が簡単となる。また、その被
制御ユニットの接続されるベース部に、そのアドレス信
号線の接続される同じ入出力端子を設けるとともにこの
入力端子のうち１つをそのアドレス信号終端とする構成
では、被制御ユニットのベース部を同一構成とし易くな
り、各ベース部の製造が簡単で安価となる。さらに、上
記入力端子のうちの端をそのアドレス信号終端とし、か
つ上記出力端子には入力端子からの他のアドレス信号線
がそのアドレス信号終端相当側へ順次ずれて接続される
構成では、各被制御ユニットとベース部およびベース部
自体の接続構成が標準化されるから、製造および構成が
一層簡単となるし、各被制御ユニットの接続位置を任意
に選択できる。
ドレス信号線を含む複合信号線でベース部を多段接続
し、これらのベース部に主制御ユニットやこれによって
制御される被制御ユニットを接続し、それらアドレス信
号線から１つを選択してベース部からアドレス信号を出
力するアドレス信号部をその主制御ユニットに設け、そ
の被制御ユニットの接続されるベース部には、一のアド
レス信号線の終端となって当該被制御ユニットにのみ接
続されるアドレス信号終端を設け、他のアドレス信号を
通過伝送するように構成したから、主制御ユニットから
１つのアドレス信号線を選択するだけで、該当するアド
レス信号線を終端とするベース部に接続された被制御ユ
ニットが自動的にアドレス設定される。そのため、従来
のようにアドレス用ジャンパー線やディップスイッチ等
を用いなくとも、使用者が数多くのユニットに対して簡
単にアドレス設定可能となるうえ、誤設定を回避できる
から、初期設定や初期診断が簡単となる。また、その被
制御ユニットの接続されるベース部に、そのアドレス信
号線の接続される同じ入出力端子を設けるとともにこの
入力端子のうち１つをそのアドレス信号終端とする構成
では、被制御ユニットのベース部を同一構成とし易くな
り、各ベース部の製造が簡単で安価となる。さらに、上
記入力端子のうちの端をそのアドレス信号終端とし、か
つ上記出力端子には入力端子からの他のアドレス信号線
がそのアドレス信号終端相当側へ順次ずれて接続される
構成では、各被制御ユニットとベース部およびベース部
自体の接続構成が標準化されるから、製造および構成が
一層簡単となるし、各被制御ユニットの接続位置を任意
に選択できる。
【図１】本発明に係る制御装置の一実施例を示す概略ブ
ロック図である。
ロック図である。
【図２】図１に係る制御装置の具体的構成を示す要部ブ
ロック図である。
ロック図である。
【図３】図１に係る制御装置の具体的構成を示す要部ブ
ロック図であり、図２のブロック図と連続する。
ロック図であり、図２のブロック図と連続する。
【図４】従来の制御装置を示す概略斜視図である。
１、３、５、７、３１、３３、３５、３７ スロット ９ ベースユニット １１ 電源ユニット １３、３９ ＣＰＵユニット（主制御ユニット） １５、１７、４１、４３、４５ 入出力ユニット（被制
御ユニット） １９ａ〜１９ｄ 接続端子 ２１、２３、２５、２７ ベース部 ２９ 複合信号線 ３１、３３、３５、３７ スロット ４７ アドレス信号部 ４９、５１、５３ アドレス信号終端 ５５ 制御部 ５７ データ信号部 ５９ データ信号線 ６１ アドレス信号線 ６３、７５ 出力端子 ６５ 制御信号線 ６７ データ通信部 ６９ 制御部 ７１ 信号処理部 ７３ 入力端子
御ユニット） １９ａ〜１９ｄ 接続端子 ２１、２３、２５、２７ ベース部 ２９ 複合信号線 ３１、３３、３５、３７ スロット ４７ アドレス信号部 ４９、５１、５３ アドレス信号終端 ５５ 制御部 ５７ データ信号部 ５９ データ信号線 ６１ アドレス信号線 ６３、７５ 出力端子 ６５ 制御信号線 ６７ データ通信部 ６９ 制御部 ７１ 信号処理部 ７３ 入力端子
Claims (3)
- 【請求項１】 複数のアドレス信号線を含む複合信号線
によって複数のベース部を多段接続し、一の前記ベース
部に主制御ユニットを接続するとともに他の前記ベース
部には前記主制御ユニットで制御される被制御ユニット
を接続してなる制御装置において、 前記主制御ユニットは、前記アドレス信号線から１つを
選択して前記ベース部からアドレス信号を出力するアド
レス信号部を有し、 前記被制御ユニットの接続される前記ベース部は、一の
アドレス信号線の終端となって当該被制御ユニットにの
み接続されるアドレス信号終端を有し、他のアドレス信
号を通過伝送するものであることを特徴とする制御装
置。 - 【請求項２】 前記被制御ユニットの接続される前記ベ
ース部は、前記アドレス信号線の接続される同じ入出力
端子を有し、この入力端子のうち１個が前記アドレス信
号終端となっている請求項１記載の制御装置。 - 【請求項３】 前記入力端子のうちの端が前記アドレス
信号終端となり、前記出力端子には前記入力端子からの
他のアドレス信号線が前記アドレス信号終端相当側へ順
次ずれて接続されてなる請求項２記載の制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6181997A JPH0830306A (ja) | 1994-07-12 | 1994-07-12 | 制御装置 |
| EP95110807A EP0692753B1 (en) | 1994-07-12 | 1995-07-10 | Control device |
| DE69523223T DE69523223T2 (de) | 1994-07-12 | 1995-07-10 | Steuergerät |
| US08/501,570 US5615106A (en) | 1994-07-12 | 1995-07-12 | Control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6181997A JPH0830306A (ja) | 1994-07-12 | 1994-07-12 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
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