JP3947856B2 - データ設定制御装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えばＳＤＨ多重化端局装置等に適用されるデータ設定制御装置に関し、特にＲＯＭ（読み出し専用メモリ）から初期設定を与えることにより動作し、通常動作時においては周辺回路から入力されるアラ−ム信号などの外部信号に応じて処理動作が変化する被制御回路に対し、アドレスとデ−タを用いたデ−タの設定制御を行なうデータ設定制御装置に関する。
【０００２】
【従来の技術】
ＬＳＩから被制御装置へバスを用いてデ−タ設定を行なうような場合、設計の自由度を高める手段として、外部インタフェ−スを用いて外部のＲＯＭから初期設定状態や設定内容を読み出し、これをて設定するようにした方式がある。
【０００３】
図７は上記デ−タ設定方式を採用した従来のデ−タ設定制御装置の構成を示すブロック図であり、図８は当該装置で用いられるＲＯＭが有しているデ−タマップを示す図である。
【０００４】
図７において、被制御回路１はメモリを有しており、初期設定を与えることにより動作し、かつ通常動作時には外部信号の変化に応じて動作変更をする回路である。ＲＯＭ２は図８に示すデ−タマップをもつデータを格納した初期設定用の読み出し専用メモリである。アドレス生成部３はオッシレ−タとカウンタ等からなり、生成したアドレス４を被制御回路１に対してはアドレス指定を行なうために、またＲＯＭ２に対しては所要デ−タを読み出すために出力する回路である。外部信号設定挿入部１３は、アドレスを認識するデコ−ダを有し、ＲＯＭ２からのＲＯＭデ−タ６とアドレス４に該当する外部信号８とを論理和し、設定デ−タ１４を被制御回路１に対して出力する回路である。ここで外部信号８は周辺回路から入力されるアラ−ム等の信号である。
【０００５】
上記装置においては、アドレス生成部３からＲＯＭ２のデ−タを読み出すべくアドレス４が出力されると、ＲＯＭ２から図８に示すようなデ−タマップをもつデータ、即ち被制御回路１の初期設定を行なうための初期設定デ−タ（ＲＯＭデ−タ６）が読み出される。このＲＯＭ２から読み出された初期設定デ−タ（ＲＯＭデ−タ６）は、アラ−ム等の外部信号８がない場合には、外部信号挿入部１３を通して、そのまま設定デ−タ１４として被制御回路１へ出力される。アラ−ム等の外部信号８が発生した場合には、外部信号挿入部１３においてＲＯＭデ−タ６と外部信号８とが論理和されたものが設定デ−タ１４として被制御回路１へ出力される。かくして被制御回路１に対するデ−タ設定がなされる。
【０００６】
【発明が解決しようとする課題】
上記従来のデ−タ設定制御装置においては、被制御回路１に動作変更を及ぼす外部信号８について、挿入するアドレスとビットの割り当てが、設計後の回路変更が行なえないＬＳＩ内に設定されている。
【０００７】
このため、対象となる被制御回路１について、外部信号８を挿入するアドレスまたはビットの割り当てを変更したい場合、回路を作り直さなければならず、上記変更が極めて困難であった。
【０００８】
本発明の目的は下記効果を奏するデ−タ設定制御装置を提供することにある。
（Ａ）)ＲＯＭの書き換えのみで、初期設定だけでなく外部信号の挿入位置をも任意に割り当てることができ、ＬＳＩの設計変更に柔軟に対応でき、被制御回路の設計自由度を高めることができる。
（Ｂ）新たにマッピング用の外付けＲＯＭを追加せずに、所要の装置を実現可能である。
【０００９】
【課題を解決するための手段】
前述の課題を解決するために、本発明によるデータ設定制御装置は、次のような特徴的な構成を備えている。
【００１０】
（１）少なくとも被制御回路に対する初期設定デ−タと外部信号のマッピング情報とが書き込まれたＲＯＭと、このＲＯＭから所定のＲＯＭデ−タを読み出す共に、前記被制御回路のメモリに対し設定データを書き込むためのアドレスを生成して出力するアドレス生成部と、このアドレス生成部から出力されるアドレスの最下位ビットをトリガとして前記初期設定デ−タの保持を行なうデ−タ保持部と、前記ＲＯＭから特定の外部信号を示すｍビットの外部信号選択ビットを読み出し、２m 本の外部信号のうち一つを選択する２m ：１ＳＥＬと、前記ＲＯＭから外部信号の挿入ビット位置を示すｎビットの外部信号挿入位置ビットを読み出し、外部信号を挿入するビット位置を切り替える１：２n ＳＥＬと、前記デ−タ保持部に保持されている初期設定デ−タと前記１：２n ＳＥＬを通過した外部信号とを論理和して得た設定データを、前記被制御回路に与える外部信号挿入部と、を備えたデータ設定制御装置。
【００１１】
（２）上記（１）に記載の装置であって、外部信号のマッピング情報は、外部信号の選択および挿入位置情報であるデータ設定制御装置。
【００１２】
（３）上記（１）に記載の装置であって、被制御回路が１アドレス処理する時間内に、最下位ビットを利用してＲＯＭから初期設定デ−タを入力する処理と、上記ＲＯＭから外部信号のマッピング情報を読み込む処理とが行なわれるデータ設定制御装置。
【００１３】
（４）上記（１）に記載の装置であって、１：２n ＳＥＬは、一つのデコーダと三つのアンンド回路からなるデータ設定制御装置。
【００１４】
（５）上記（１）に記載の装置であって、外部信号挿入部は、三つのオア回路からなるデータ設定制御装置。
【００１５】
【発明の実施の形態】
図１は本発明の第１実施形態に係るデ−タ設定制御装置の構成を示すブロック図である。被制御回路１は、内部にメモリを有し、初期設定を与えることで動作し、通常動作時には外部信号８の変化に応じた動作変更を行なうＬＳＩ等からなる回路である。
【００１６】
ＲＯＭ２は少なくとも図５に示すようなデ−タマップをもつ２種類のデ−タ、すなわち被制御回路１に対する固定値の初期設定デ−タと、周辺回路から入力される外部信号８の割当を設定するための情報データとの２種類のデ−タが書き込まれている読み出し専用メモリである。
【００１７】
アドレス生成部３は、オッシレ−タとカウンタ等からなり、被制御回路１に対する設定を行なうためのＰ本の設定アドレス１５と、ＲＯＭ２のデ−タを読み出すためのＰ＋１本のアドレス４とを生成して出力する。ここで設定アドレス１５は被制御回路１のメモリにアクセスするためのＰ本のアドレスであって、ＲＯＭアドレス４からＬＳＢ５を除いたアドレスである。
【００１８】
デ−タ保持部７は、アドレス生成部３で生成されたアドレスの最下位ビットＬＳＢ５をトリガとして作動する。
【００１９】
図２は上記デ−タ保持部７の具体的回路例を示す図である。図示の如くデ−タ保持部７はフリップフロップ回路からなり、ＬＳＢ５が「０」の時はＲＯＭデ−タ６を取り込み、ＬＳＢ５が「１」の時はＲＯＭデ−タ６の保持を行なう。
【００２０】
図１に説明を戻す。２m：１ＳＥＬ１０は、ＲＯＭ２から特定の外部信号を示すｍビットの外部信号選択ビット９を読み出し、読み出した外部信号選択ビット９に従って最大２m 本の外部信号８のうちの一つを選択するセレクタである。ここで外部信号８は周辺回路から入力される設定デ−タ等を含んでいる。
【００２１】
１：２n ＳＥＬ１２は、ＲＯＭ２から外部信号８の挿入ビット位置（マッピング位置）を示すｎビットの外部信号挿入位置ビット１１を読み出し、外部信号８の挿入ビットの位置を切り替える。
【００２２】
図３は１：２n ＳＥＬ１２の具体的回路例を示す図である。図示の如く、１：２n ＳＥＬ１２は一つのデコーダと三つのアンド回路からなり、ＲＯＭデ−タ６から読み出される外部信号挿入位置ビット１１に従い、２m ：１ＳＥＬ１０で選択された１本の外部信号を、最大２n のどのビットに挿入するかを選択するセレクタである。
【００２３】
図１に説明を戻す。外部信号設定挿入部１３は、デ−タ保持部７で保持しているＲＯＭデ−タ６と、１：２n ＳＥＬ１２を通過した外部信号との論理和を行ない、設定データ１４を被制御回路１に与える。ここで設定デ−タ１４は被制御回路１のメモリにアクセスする２n 本のデ−タである。
【００２４】
図４は外部信号挿入部１３の具体的回路例を示す図である。図示の如くこの外部信号設定挿入部１３は三つのオア回路からなり、選択された外部信号入力と、デ−タ保持部７で保持されたＲＯＭデ−タを論理和して出力する回路である。
【００２５】
アドレス生成部３で生成された、被制御回路１にデータを設定するためのＰ本の設定アドレス１５と、ＲＯＭ２のデ−タを読み出すためのＰ＋１本のＲＯＭアドレス４とが出力されると、ＲＯＭ２からＲＯＭデ−タ６が読み出される。このＲＯＭデ−タ６は、図５のデ−タマップに示されるように、ＲＯＭアドレス４の最下位ビットであるＬＳＢ５が「０」の時は、初期設定デ−タであり、ＬＳＢ５が「１」の時は、外部信号８のマッピング情報である。上記初期設定デ−タは、ＬＳＢ５が次の「０」になるまでの期間、デ−タ保持部７で保持される。
【００２６】
ＬＳＢ５が「１」になると、２m ：１ＳＥＬ１０はＲＯＭデ−タ６から読み出されたｍビットの外部信号選択ビット９に従い、最大２m 本の外部信号８から１本を選択する。
【００２７】
同様に１：２n ＳＥＬ１２は、ＲＯＭデ−タ６から読み出されたｎビットの外部信号挿入位置ビット１１に従い、選択された外部信号８を、２n 本の設定デ−タ１４のどこの位置（ビット）に挿入するかを選択する。
【００２８】
外部信号設定挿入部１３は、デ−タ保持部７で保持されていたＲＯＭデ−タ６（初期設定デ−タ）と１：２n ＳＥＬ１２を通過した外部信号８との論理和出力を設定デ−タ１４として出力する。この設定デ−タ１４は、ＬＳＢ５を除くＰ本の設定アドレス１５と並行して被制御回路１に入力し、データの設定が行なわれる。
【００２９】
図６はＲＯＭデータ６、設定デ−タ１４、等を含む各部の動作タイミングを示すタイムチャ−トである。図６に示すように、被制御回路１は設定デ−タ１４におけるＣ部分でデ−タの取り込みを行なっている。
【００３０】
このように本実施形態においては、アドレス生成部３のＬＳＢ５を用いて、被制御回路１で動作する１アドレス時間内に、ＲＯＭ２からの初期設定デ−タと、外部信号マッピング情報とを取り込むようにしたので、外部信号８のマッピング情報を任意に変更することが可能となる上、新たにマッピング用の外付けＲＯＭを追加せずに実現可能である。
【００３１】
【発明の効果】
本発明によれば、下記のような作用効果を奏するデ−タ設定制御装置を提供できる。
(a)ＬＳＩ外部のＲＯＭ（読み出し専用メモリ）へ外部信号の挿入位置を示す信号を書き込むようにしたので、ＲＯＭの書き換えのみで、初期設定だけでなく外部信号の挿入位置をも任意に割り当てることができ、ＬＳＩの設計変更に柔軟に対応でき、被制御回路の設計自由度を高めることができる。
(b)被制御回路が１アドレス処理する時間内に、最下位ビット（ＬＳＢ５）を利用してＲＯＭに初期設定デ−タと外部信号のマッピング情報の２種類のデ−タを読み込むようにしているため、新たにマッピング用の外付けＲＯＭを追加せずに所要装置を実現可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るデ−タ設定制御装置の構成を示すブロック図である。
【図２】本発明の第１実施形態に係るデ−タ設定制御装置のデータ保持部の具体的回路例を示す図である。
【図３】本発明の第１実施形態に係るデ−タ設定制御装置の１：２n ＳＥＬの具体的回路例を示す図である。
【図４】本発明の第１実施形態に係るデ−タ設定制御装置の外部信号挿入部の具体的回路例を示す図である。
【図５】本発明の第１実施形態に係るデ−タ設定制御装置のＲＯＭがもつデ−タマップを示す図である。
【図６】本発明の第１実施形態に係るデ−タ設定制御装置の各部の動作タイミングを示す図である。
【図７】従来例に係るデ−タ設定制御装置の構成を示すブロック図である。
【図８】従来例に係るデ−タ設定制御装置のＲＯＭのデ−タマップを示す図である。
【符号の説明】
１ 被制御回路
２ ＲＯＭ
３ アドレス生成部
４ ＲＯＭアドレス
５ ＬＳＢ（最下位ビット）
６ ＲＯＭデ−タ
７ データ保持部
８ 外部信号
９ 外部信号選択ビット
１１ 外部信号挿入位置ビット
１２ １：２n ＳＥＬ
１３ 外部信号設定挿入部
１４ 設定データ
１５ 設定アドレス
【発明の属する技術分野】
本発明は、例えばＳＤＨ多重化端局装置等に適用されるデータ設定制御装置に関し、特にＲＯＭ（読み出し専用メモリ）から初期設定を与えることにより動作し、通常動作時においては周辺回路から入力されるアラ−ム信号などの外部信号に応じて処理動作が変化する被制御回路に対し、アドレスとデ−タを用いたデ−タの設定制御を行なうデータ設定制御装置に関する。
【０００２】
【従来の技術】
ＬＳＩから被制御装置へバスを用いてデ−タ設定を行なうような場合、設計の自由度を高める手段として、外部インタフェ−スを用いて外部のＲＯＭから初期設定状態や設定内容を読み出し、これをて設定するようにした方式がある。
【０００３】
図７は上記デ−タ設定方式を採用した従来のデ−タ設定制御装置の構成を示すブロック図であり、図８は当該装置で用いられるＲＯＭが有しているデ−タマップを示す図である。
【０００４】
図７において、被制御回路１はメモリを有しており、初期設定を与えることにより動作し、かつ通常動作時には外部信号の変化に応じて動作変更をする回路である。ＲＯＭ２は図８に示すデ−タマップをもつデータを格納した初期設定用の読み出し専用メモリである。アドレス生成部３はオッシレ−タとカウンタ等からなり、生成したアドレス４を被制御回路１に対してはアドレス指定を行なうために、またＲＯＭ２に対しては所要デ−タを読み出すために出力する回路である。外部信号設定挿入部１３は、アドレスを認識するデコ−ダを有し、ＲＯＭ２からのＲＯＭデ−タ６とアドレス４に該当する外部信号８とを論理和し、設定デ−タ１４を被制御回路１に対して出力する回路である。ここで外部信号８は周辺回路から入力されるアラ−ム等の信号である。
【０００５】
上記装置においては、アドレス生成部３からＲＯＭ２のデ−タを読み出すべくアドレス４が出力されると、ＲＯＭ２から図８に示すようなデ−タマップをもつデータ、即ち被制御回路１の初期設定を行なうための初期設定デ−タ（ＲＯＭデ−タ６）が読み出される。このＲＯＭ２から読み出された初期設定デ−タ（ＲＯＭデ−タ６）は、アラ−ム等の外部信号８がない場合には、外部信号挿入部１３を通して、そのまま設定デ−タ１４として被制御回路１へ出力される。アラ−ム等の外部信号８が発生した場合には、外部信号挿入部１３においてＲＯＭデ−タ６と外部信号８とが論理和されたものが設定デ−タ１４として被制御回路１へ出力される。かくして被制御回路１に対するデ−タ設定がなされる。
【０００６】
【発明が解決しようとする課題】
上記従来のデ−タ設定制御装置においては、被制御回路１に動作変更を及ぼす外部信号８について、挿入するアドレスとビットの割り当てが、設計後の回路変更が行なえないＬＳＩ内に設定されている。
【０００７】
このため、対象となる被制御回路１について、外部信号８を挿入するアドレスまたはビットの割り当てを変更したい場合、回路を作り直さなければならず、上記変更が極めて困難であった。
【０００８】
本発明の目的は下記効果を奏するデ−タ設定制御装置を提供することにある。
（Ａ）)ＲＯＭの書き換えのみで、初期設定だけでなく外部信号の挿入位置をも任意に割り当てることができ、ＬＳＩの設計変更に柔軟に対応でき、被制御回路の設計自由度を高めることができる。
（Ｂ）新たにマッピング用の外付けＲＯＭを追加せずに、所要の装置を実現可能である。
【０００９】
【課題を解決するための手段】
前述の課題を解決するために、本発明によるデータ設定制御装置は、次のような特徴的な構成を備えている。
【００１０】
（１）少なくとも被制御回路に対する初期設定デ−タと外部信号のマッピング情報とが書き込まれたＲＯＭと、このＲＯＭから所定のＲＯＭデ−タを読み出す共に、前記被制御回路のメモリに対し設定データを書き込むためのアドレスを生成して出力するアドレス生成部と、このアドレス生成部から出力されるアドレスの最下位ビットをトリガとして前記初期設定デ−タの保持を行なうデ−タ保持部と、前記ＲＯＭから特定の外部信号を示すｍビットの外部信号選択ビットを読み出し、２m 本の外部信号のうち一つを選択する２m ：１ＳＥＬと、前記ＲＯＭから外部信号の挿入ビット位置を示すｎビットの外部信号挿入位置ビットを読み出し、外部信号を挿入するビット位置を切り替える１：２n ＳＥＬと、前記デ−タ保持部に保持されている初期設定デ−タと前記１：２n ＳＥＬを通過した外部信号とを論理和して得た設定データを、前記被制御回路に与える外部信号挿入部と、を備えたデータ設定制御装置。
【００１１】
（２）上記（１）に記載の装置であって、外部信号のマッピング情報は、外部信号の選択および挿入位置情報であるデータ設定制御装置。
【００１２】
（３）上記（１）に記載の装置であって、被制御回路が１アドレス処理する時間内に、最下位ビットを利用してＲＯＭから初期設定デ−タを入力する処理と、上記ＲＯＭから外部信号のマッピング情報を読み込む処理とが行なわれるデータ設定制御装置。
【００１３】
（４）上記（１）に記載の装置であって、１：２n ＳＥＬは、一つのデコーダと三つのアンンド回路からなるデータ設定制御装置。
【００１４】
（５）上記（１）に記載の装置であって、外部信号挿入部は、三つのオア回路からなるデータ設定制御装置。
【００１５】
【発明の実施の形態】
図１は本発明の第１実施形態に係るデ−タ設定制御装置の構成を示すブロック図である。被制御回路１は、内部にメモリを有し、初期設定を与えることで動作し、通常動作時には外部信号８の変化に応じた動作変更を行なうＬＳＩ等からなる回路である。
【００１６】
ＲＯＭ２は少なくとも図５に示すようなデ−タマップをもつ２種類のデ−タ、すなわち被制御回路１に対する固定値の初期設定デ−タと、周辺回路から入力される外部信号８の割当を設定するための情報データとの２種類のデ−タが書き込まれている読み出し専用メモリである。
【００１７】
アドレス生成部３は、オッシレ−タとカウンタ等からなり、被制御回路１に対する設定を行なうためのＰ本の設定アドレス１５と、ＲＯＭ２のデ−タを読み出すためのＰ＋１本のアドレス４とを生成して出力する。ここで設定アドレス１５は被制御回路１のメモリにアクセスするためのＰ本のアドレスであって、ＲＯＭアドレス４からＬＳＢ５を除いたアドレスである。
【００１８】
デ−タ保持部７は、アドレス生成部３で生成されたアドレスの最下位ビットＬＳＢ５をトリガとして作動する。
【００１９】
図２は上記デ−タ保持部７の具体的回路例を示す図である。図示の如くデ−タ保持部７はフリップフロップ回路からなり、ＬＳＢ５が「０」の時はＲＯＭデ−タ６を取り込み、ＬＳＢ５が「１」の時はＲＯＭデ−タ６の保持を行なう。
【００２０】
図１に説明を戻す。２m：１ＳＥＬ１０は、ＲＯＭ２から特定の外部信号を示すｍビットの外部信号選択ビット９を読み出し、読み出した外部信号選択ビット９に従って最大２m 本の外部信号８のうちの一つを選択するセレクタである。ここで外部信号８は周辺回路から入力される設定デ−タ等を含んでいる。
【００２１】
１：２n ＳＥＬ１２は、ＲＯＭ２から外部信号８の挿入ビット位置（マッピング位置）を示すｎビットの外部信号挿入位置ビット１１を読み出し、外部信号８の挿入ビットの位置を切り替える。
【００２２】
図３は１：２n ＳＥＬ１２の具体的回路例を示す図である。図示の如く、１：２n ＳＥＬ１２は一つのデコーダと三つのアンド回路からなり、ＲＯＭデ−タ６から読み出される外部信号挿入位置ビット１１に従い、２m ：１ＳＥＬ１０で選択された１本の外部信号を、最大２n のどのビットに挿入するかを選択するセレクタである。
【００２３】
図１に説明を戻す。外部信号設定挿入部１３は、デ−タ保持部７で保持しているＲＯＭデ−タ６と、１：２n ＳＥＬ１２を通過した外部信号との論理和を行ない、設定データ１４を被制御回路１に与える。ここで設定デ−タ１４は被制御回路１のメモリにアクセスする２n 本のデ−タである。
【００２４】
図４は外部信号挿入部１３の具体的回路例を示す図である。図示の如くこの外部信号設定挿入部１３は三つのオア回路からなり、選択された外部信号入力と、デ−タ保持部７で保持されたＲＯＭデ−タを論理和して出力する回路である。
【００２５】
アドレス生成部３で生成された、被制御回路１にデータを設定するためのＰ本の設定アドレス１５と、ＲＯＭ２のデ−タを読み出すためのＰ＋１本のＲＯＭアドレス４とが出力されると、ＲＯＭ２からＲＯＭデ−タ６が読み出される。このＲＯＭデ−タ６は、図５のデ−タマップに示されるように、ＲＯＭアドレス４の最下位ビットであるＬＳＢ５が「０」の時は、初期設定デ−タであり、ＬＳＢ５が「１」の時は、外部信号８のマッピング情報である。上記初期設定デ−タは、ＬＳＢ５が次の「０」になるまでの期間、デ−タ保持部７で保持される。
【００２６】
ＬＳＢ５が「１」になると、２m ：１ＳＥＬ１０はＲＯＭデ−タ６から読み出されたｍビットの外部信号選択ビット９に従い、最大２m 本の外部信号８から１本を選択する。
【００２７】
同様に１：２n ＳＥＬ１２は、ＲＯＭデ−タ６から読み出されたｎビットの外部信号挿入位置ビット１１に従い、選択された外部信号８を、２n 本の設定デ−タ１４のどこの位置（ビット）に挿入するかを選択する。
【００２８】
外部信号設定挿入部１３は、デ−タ保持部７で保持されていたＲＯＭデ−タ６（初期設定デ−タ）と１：２n ＳＥＬ１２を通過した外部信号８との論理和出力を設定デ−タ１４として出力する。この設定デ−タ１４は、ＬＳＢ５を除くＰ本の設定アドレス１５と並行して被制御回路１に入力し、データの設定が行なわれる。
【００２９】
図６はＲＯＭデータ６、設定デ−タ１４、等を含む各部の動作タイミングを示すタイムチャ−トである。図６に示すように、被制御回路１は設定デ−タ１４におけるＣ部分でデ−タの取り込みを行なっている。
【００３０】
このように本実施形態においては、アドレス生成部３のＬＳＢ５を用いて、被制御回路１で動作する１アドレス時間内に、ＲＯＭ２からの初期設定デ−タと、外部信号マッピング情報とを取り込むようにしたので、外部信号８のマッピング情報を任意に変更することが可能となる上、新たにマッピング用の外付けＲＯＭを追加せずに実現可能である。
【００３１】
【発明の効果】
本発明によれば、下記のような作用効果を奏するデ−タ設定制御装置を提供できる。
(a)ＬＳＩ外部のＲＯＭ（読み出し専用メモリ）へ外部信号の挿入位置を示す信号を書き込むようにしたので、ＲＯＭの書き換えのみで、初期設定だけでなく外部信号の挿入位置をも任意に割り当てることができ、ＬＳＩの設計変更に柔軟に対応でき、被制御回路の設計自由度を高めることができる。
(b)被制御回路が１アドレス処理する時間内に、最下位ビット（ＬＳＢ５）を利用してＲＯＭに初期設定デ−タと外部信号のマッピング情報の２種類のデ−タを読み込むようにしているため、新たにマッピング用の外付けＲＯＭを追加せずに所要装置を実現可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るデ−タ設定制御装置の構成を示すブロック図である。
【図２】本発明の第１実施形態に係るデ−タ設定制御装置のデータ保持部の具体的回路例を示す図である。
【図３】本発明の第１実施形態に係るデ−タ設定制御装置の１：２n ＳＥＬの具体的回路例を示す図である。
【図４】本発明の第１実施形態に係るデ−タ設定制御装置の外部信号挿入部の具体的回路例を示す図である。
【図５】本発明の第１実施形態に係るデ−タ設定制御装置のＲＯＭがもつデ−タマップを示す図である。
【図６】本発明の第１実施形態に係るデ−タ設定制御装置の各部の動作タイミングを示す図である。
【図７】従来例に係るデ−タ設定制御装置の構成を示すブロック図である。
【図８】従来例に係るデ−タ設定制御装置のＲＯＭのデ−タマップを示す図である。
【符号の説明】
１ 被制御回路
２ ＲＯＭ
３ アドレス生成部
４ ＲＯＭアドレス
５ ＬＳＢ（最下位ビット）
６ ＲＯＭデ−タ
７ データ保持部
８ 外部信号
９ 外部信号選択ビット
１１ 外部信号挿入位置ビット
１２ １：２n ＳＥＬ
１３ 外部信号設定挿入部
１４ 設定データ
１５ 設定アドレス
Claims (5)
- 少なくとも被制御回路に対する初期設定デ−タと外部信号のマッピング情報とが書き込まれたＲＯＭと、
このＲＯＭから所定のＲＯＭデ−タを読み出す共に、前記被制御回路のメモリに対し設定データを書き込むためのアドレスを生成して出力するアドレス生成部と、
このアドレス生成部から出力されるアドレスの最下位ビットをトリガとして前記初期設定デ−タの保持を行なうデ−タ保持部と、
前記ＲＯＭから特定の外部信号を示すｍビットの外部信号選択ビットを読み出し、２m 本の外部信号のうち一つを選択する２m ：１ＳＥＬと、
前記ＲＯＭから外部信号の挿入ビット位置を示すｎビットの外部信号挿入位置ビットを読み出し、外部信号を挿入するビット位置を切り替える１：２n ＳＥＬと、
前記デ−タ保持部に保持されている初期設定デ−タと前記１：２n ＳＥＬを通過した外部信号とを論理和して得た設定データを、前記被制御回路に与える外部信号挿入部と、
を備えたことを特徴とするデータ設定制御装置。 - 外部信号のマッピング情報は、外部信号の選択および挿入位置情報であることことを特徴とする請求項１に記載のデータ設定制御装置。
- 被制御回路が１アドレス処理する時間内に、最下位ビットを利用してＲＯＭから初期設定デ−タを入力する処理と、上記ＲＯＭから外部信号のマッピング情報を読み込む処理とが行なわれることを特徴とする請求項１に記載のデータ設定制御装置。
- １：２n ＳＥＬは、一つのデコーダと三つのアンンド回路からなることを特徴とする請求項１に記載のデータ設定制御装置。
- 外部信号挿入部は、三つのオア回路からなることを特徴とする請求項１に記載のデータ設定制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05428298A JP3947856B2 (ja) | 1998-02-19 | 1998-02-19 | データ設定制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05428298A JP3947856B2 (ja) | 1998-02-19 | 1998-02-19 | データ設定制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11238014A JPH11238014A (ja) | 1999-08-31 |
| JP3947856B2 true JP3947856B2 (ja) | 2007-07-25 |
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ID=12966219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| A977 | Report on retrieval |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
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| R350 | Written notification of registration of transfer |
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