JPH11184678A

JPH11184678A - パターン発生器

Info

Publication number: JPH11184678A
Application number: JP9358015A
Authority: JP
Inventors: Toshiharu Hamazaki; 俊治浜崎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-12-25
Filing date: 1997-12-25
Publication date: 1999-07-09

Abstract

(57)【要約】【課題】本発明は、従来のパターン発生器に乱数発生モ
ジュール（高速プログラマブルパターン発生装置）を追
加して設けることにより、従来の機能を損なうことなく
従来の装置を有効に活用して、かつ高度なプログラミン
グ知識を一切必要とせずに、従来のパターン発生器では
達成し得ない検出率の高いランダムなテストパターン列
が生成できるパターン発生器を提供することを課題とす
る。【解決手段】マイクロプログラムメモリに格納されたプ
ログラムの動作シーケンスに従いメモリＩＣ試験検査用
等のテストパターンを生成するパターン発生器に、上記
プログラムの制御の下に高速のプログラマブルパターン
を発生する乱数発生モジュール１６と、当該モジュール
で発生したランダムロジック用のテストパターンデータ
を格納するメモリモジュール１４を追加して設け、更に
ＡＬＰＧモジュール１５との同時使用を可能にしたこと
を特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば半導体テス
トシステム、ボードテストシステム、モジュール部品試
験検査装置、計測機器等の各種電子機器及び部品類に適
用されるパターン発生器に関する。

【０００２】また本発明は、例えばフラッシュメモリ
等、大容量で高速アクセスが可能な半導体メモリ装置の
テストシステムに適用して好適なパターン発生器に関す
る。また本発明は、例えばパーソナルコンピュータ等の
拡張スロットに挿入される拡張ボードに実装可能なパタ
ーン発生器に関する。

【０００３】

【従来の技術】半導体テストシステム、ボードテストシ
ステム等の試験検査に適用されるパターン発生器は、試
験するＤＵＴ（Device Under Test ）に印加する情報
と、ＤＵＴから出力される期待値及びＤＵＴに印加する
信号の方向とがそれぞれテストパターンとして予め格納
されており、主にＤＵＴの機能試験を行なう際に用いら
れる。

【０００４】このパターン発生器で扱えるテストパター
ンは、一般ディジタルＩＣやＣＰＵ等のランダムロジッ
クＩＣ用のものと、アドレス関数やデータ関数を効率よ
く発生することのできるメモリＩＣ用のものとに大別で
きる。前者はランダムロジックパターン発生器と称さ
れ、後者はアルゴリズミックパターン発生器と称され
る。更にこの２つの機能を搭載したパターン発生器も存
在する。両者の共通点は、マイクロプログラム制御方式
によりコントロールされ、柔軟なテストパターンが発生
できるようになっている点である。

【０００５】図１０はディジタル半導体テストシステム
の代表的な構成例を示している。この図１０に示すテス
トシステムに於いて、パターン発生器３の機能は前述の
通りである。タイミング発生器２は時間的な情報を定義
するモジュールであり、当該タイミング発生器２、及び
パターン発生器３の各情報は波形整形回路５に印加され
る。

【０００６】波形整形回路５は、パターン発生器３とタ
イミング発生器２の情報をもとに、ＤＵＴに印加される
波形フォーマットを作る回路である。波形フォーマット
の種類としては、ＲＺ（Return to Zero）、ＮＲＺ（No
n Return to Zero）、ＥＸ−ＯＲ（Exclusive OR）等が
ある。

【０００７】上記波形整形回路５により整形、整時され
た波形は、ピンエレクトロニクスのドライバ６ａに入力
されて、プログラムされたハイ／ローレベルにクランプ
された後、一定インピーダンス（５０Ω）の信号線を介
し入力波形としてＤＵＴ８に印加される。

【０００８】一方、ＤＵＴ８からの出力は、アナログコ
ンパレータ６ｂで出力レベルをＤＡＣ６ｅの基準値（ス
レッショルドレベル）と比較された後、比較レジスタ４
に転送される。

【０００９】比較レジスタ４では、タイミング発生器２
の時間情報（ストローブ）とパターン発生器３より入力
した期待値パターンとを比較して機能的な合否の判定を
行なう。

【００１０】パラメトリック測定ユニット７は、電圧や
電流を測定するモジュールである。ピンエレクトロニク
ス部６には信号を分岐するリレー６ｄが設けられてい
る。上記パターン発生器３を含む各機能モジュールはす
べてコントローラインタフェース１及びシステムバス９
を介してプログラムコントロールされる。

【００１１】図１１は従来のパターン発生器の構成を示
すブロック図である。ここでは、ランダムロジック用パ
ターン発生器（ランダムロジックパターン発生器）とメ
モリ用パターン発生器（アルゴリズミックパターン発生
器）の双方を含んだ構成を示している。

【００１２】この図１１に示すような構成のパターン発
生器は、一般にランダムロジックパターン発生器３Ａが
装置全体をコントロールする。図１１に於いて、３ａ乃
至３ｉはランダムロジックパターン発生器３Ａの構成要
素をなすもので、３ａはプログラムカウンタ（ＰＣ）で
あり、マイクロプログラムメモリ３ｂをアクセスするた
めのカウンタである。マイクロプログラムメモリ３ｂ
は、パターン発生器３の動作シーケンスを決める命令
や、アルゴリズミックパターン発生器３Ｂのデータ・ア
ドレス演算制御ユニット３ｐ、及び制御データ発生部３
ｑのデータを格納している。このマイクロプログラムメ
モリ３ｂに種々の命令を格納し動作シーケンスをプログ
ラムすることにより、目的のテストパターンを発生させ
ることができる。

【００１３】命令デコーダ３ｃはマイクロプログラムメ
モリ３ｂの命令フィールドに格納されているデータをデ
コードして、命令制御ロジック３ｄの回路を選択する。
パターン発生器３の命令の種類は数種類で、命令の数は
４０個以下の場合が殆どである。

【００１４】これは、より高速に命令処理しなければな
らないことと、パターン発生のシーケンスのみに注目す
ると機能的に多くないことを意味している。ループカウ
ンタ３ｅ、及びサブルーチンスタック３ｆは、同一パタ
ーンの発生を無駄なく（効率よく）生成させるためのレ
ジスタである。これらのレジスタは通常２乃至１６個程
度有しており、多重ループや多重ネスティングが可能に
なっている。

【００１５】ＰＣ制御ロジック３ｇは、次に実行する命
令をコントロールして、その値をプログラムカウンタ３
ａに転送する。また、パターン発生器３の起動（スター
ト）、停止（ストップ）、一時停止（ポーズ）、タイマ
割り込み、マッチ割り込み等のフラッグをもとにプログ
ラムカウンタ３ａをコントロールする。

【００１６】アドレス発生回路３ｈは、メモリ群３ｉを
アクセスするアドレスを発生するための回路である。メ
モリ群３ｉは、試験デバイス（ＤＵＴ８）に印加される
テストパターンや、ピンエレクトロニクスのＩ／Ｏ制御
情報、波形整形情報（ウエーブフォーマット）等の各情
報を記憶する大容量メモリ群である。これらのメモリか
らの出力データが、試験デバイス（ＤＵＴ８）に実際に
印加されるデータ（テストパターンデータ）となる。

【００１７】以上が、ランダムロジックパターン発生器
３Ａの構成及び機能である。一方、アルゴリズミックパ
ターン発生器（以下ＡＬＰＧモジュールと称す）３Ｂ
は、マイクロプログラムメモリ３ｂのＡＬＰＧ制御フィ
ールドの情報と、命令制御ロジック３ｄから入力される
情報をもとに動作を決定する。

【００１８】ＡＬＰＧモジュール３Ｂは、主にメモリＩ
Ｃ等のテストパターンの発生を目的に実現されたパター
ン発生器であり、演算処理した結果を出力する方法が簡
単で、テストデータを格納するメモリを必要としないた
め、低コストで実現できる。

【００１９】ＡＬＰＧモジュール３Ｂのデータ・アドレ
ス演算制御ユニット３ｐは、メモリデバイスに印加する
データパターンやアドレスパターンを演算する回路であ
る。演算式を決める情報は、マイクロプログラムメモリ
３ｂのＡＬＰＧ制御フィールドから与えられ、演算の繰
り返し回数、演算結果の最大値、最小値等の情報は、命
令制御ロジック３ｄから与えられる。

【００２０】ＡＬＰＧモジュール３Ｂの制御データ発生
部３ｑは、試験メモリへのライト／リード信号制御やＩ
／Ｏ制御を行う。また、アドレス発生-2回路３ｓで発生
されたアドレス情報を、メモリ群３ｉをアクセス可能に
するコントロールも行なう。

【００２１】以上がアルゴリズミックパターン発生器
（ＡＬＰＧ）３Ｂの構成及び機能である。上記したよう
に、従来のテストシステムに搭載されているパターン発
生器は、プログラミング技術に追うところが多く、プロ
グラミング方法によっては、複雑なテストパターンを作
成することが可能である。

【００２２】

【発明が解決しようとする課題】しかしながら、上記し
たパターン発生器に於いては、試験デバイスに入力テス
トパターンをプログラミングすると同時に、試験デバイ
スからの応答パターン、つまり期待値パターンも同時に
テストパターンとしてプログラミングする必要がある。
従ってマイクロプロセッサのようなランダムロジックＬ
ＳＩ等のテストパターンに対しては、論理シミュレーシ
ョンの力を借りないとテストパターンの作成が困難であ
った。また、例えばフラッシュメモリ等、リード／ライ
トのアクセスタイムが異なるようなメモリデバイス等の
高速テストパターンの発生に対しても、その全ての高速
入出力データを記憶する手段が必要となり、特に容量の
大きなこの種高速メモリデバイスのテストに対して複数
種（Ｎパターン）のランダムパターン発生によるテスト
機能を実現させようとすると、高速アクセスが可能な膨
大な容量のメモリ装置が必要となり、システム構成が著
しく繁雑となることから実現性に乏しいという問題があ
った。

【００２３】本発明は上記実情に鑑みなされたもので、
従来の装置を有効に活用して、高度なプログラミング知
識を一切必要とせずに、簡単かつ安価な構成で、従来の
パターン発生器では達成し得ない検出率の高いランダム
なテストパターン列が生成でき、効率の良いテストパタ
ーンの発生が期待できるパターン発生器を提供すること
を目的とする。

【００２４】

【課題を解決するための手段】本発明は、概略的には従
来機能のパターン発生器に乱数発生モジュールを追加す
ることにより、従来のパターン発生器では不可能なテス
トパターン列を生成できるようにした。しかも乱数生成
部がモジュール化されることから、高度なプログラミン
グ知識を必要としない。また、ＡＬＰＧと同時起動が可
能であるため、テストパターンの作成が増え、非常に効
率の良いテストパターンの発生が期待できる。

【００２５】上記した現状のテストシステムに搭載され
ているパターン発生器は、プログラミング技術に追うと
ころが多く、プログラミング方法によっては、複雑なテ
ストパターンを作成することが可能である。しかし、試
験デバイスに入力テストパターンをプログラミングする
と同時に試験デバイスからの応答パターン、つまり期待
値パターンも同時にテストパターンとしてプログラミン
グする必要がある。

【００２６】マイクロプロセッサのようなランダムロジ
ックＬＳＩなどのテストパターンは、論理シミュレーシ
ョンの力を借りないとテストパターンの作成が困難な状
態になっているが、別の見方をすれば、テストパターン
の作成方法や作成するためのツールがあるということで
ある。

【００２７】本発明は、ランダムロジックＬＳＩ用のテ
ストパターン作成ではなく、メモリＩＣ用のテストパタ
ーン生成を対象になされたものである。一般的にメモリ
用のテストパターンは、ＡＬＰＧの演算回路を如何に制
御して、テストパターンを生成するかにかかっている。
テストパターン生成の種類としては、試験メモリをアク
セスするアドレス関数の生成、メモリセルをリード／ラ
イトするデータ関数の生成と、ライト／リードする切り
替えパターンのみである。このうち、アドレス関数は、
簡単なある数列手順（加算するか、減算するか、何倍す
るか、何の値で割るか等）に従って発生しており、どの
ような値になったら、演算結果値を初期化するか、補数
をとるか、最大値あるいは最小値に達したらどのように
処理するのか等をプログラミングすることになる。

【００２８】一方、テストパターン関数は、アドレス関
数同様の演算も可能であるが、一般的には、初期値を与
えておき、その値の補数を繰り返しとることにより、デ
ータパターンを生成するような手法がとられる。もっと
も、アドレス関数はメモリをアクセスするアドレス値を
出したままでもよいが、データパターンはリード時に期
待値と比較する関数上、メモリのアドレスが決定されれ
ば、書き込んだときのデータ値と同じ値を生成できる演
算（プログラミング）を行う必要がある。

【００２９】メモリのアドレス関数の種類を大きく分け
ると、「Ｎパターン」、「Ｎ３／２乗パターン」、「Ｎ
２乗パターン」（但しＮをアドレス指定ビット数とした
とき）等がある。最近の大容量メモリでは、「Ｎパター
ン」以外はテスト時間の関係上、検出率が非常に高いに
も関わらず、実用的ではない。従って「Ｎパターン」で
如何に効率よく、しかも検出率を上げるかがアドレス関
数、データ関数生成のプログラミングに要求される。

【００３０】この際の代表的なアドレス関数によるパタ
ーン発生数の計算式とサイクルタイムが１００ｎｓのラ
ンダムアクセスメモリを想定したときのテスト時間を比
較した例を図９に示している。

【００３１】本発明は、「Ｎパターン」のパターン発生
回数で、ランダムアドレスとデータを発生するモジュー
ルを提供することを目的とする。このモジュールは、本
来、メモリのアクセスが、ランダムアクセスであること
と、書かれるデータも、ランダム値を持ったデータであ
ることに起因している。

【００３２】

【発明の実施の形態】本発明は、上述したように、従来
のパターン発生器に「乱数発生モジュール」と「発生し
たデータを格納するメモリモジュール」を追加すること
により実現される。このパターン発生器の開発にあた
り、アプリケーションの面から次の仕様を満足すること
にした。

【００３３】（１）．従来のパターン発生器の機能は犠
牲にしないものとする。従来の、パターン発生器の機能モジュールに乱数発生の
ためのモジュールを追加することにより実現する。この
モジュールの制御は、マイクロプログラムメモリに乱数
モジュールの制御フィールドを追加するとともに、命令
デコーダのデコードの数を増加することで対応する。

【００３４】（２）．乱数系列の発生は、テストシステ
ム側のプログラム制御が可能であることと乱数発生その
もののプログラミングは行なわないで、初期値（乱数に
種を与えるのみ）をプログラミングすることにより自動
生成すること。

【００３５】プログラミングを簡単にするため、乱数列
そのものの発生に関してはユーザプログラミングする必
要はなく、初期値のみ与えることにより、異なった乱数
列を自動的に生成する方式とする。

【００３６】（３）．アドレス及び、データ値の乱数
は、同一値をスキップ（破棄する）して、新たな値を生
成させる機能を持つこと。通常の乱数の値をそのまま採用すると、必ず同一の値が
発生する。例えば、この値をメモリのアドレッシングに
使用した場合、同じメモリセルをアクセスすることにな
り、効率の良いアクセスとはいえない。また、すべての
メモリセルが最低一度はアクセスされるという保証も無
いことになる。従って、異なった値が生成されるまで、
スキップする機能を実現する。

【００３７】（４）．乱数の値の発生方法は、リアルタ
イム（実時間）に発生する機能と予め発生された値を格
納しておき、その値をテストパターンとする機能を有す
ること。

【００３８】乱数系列をリアルタイムで発生するとき
は、その値を一時的に格納することなく、テストパター
ンとして、試験デバイスに印加することができるため、
回路は簡単になるが、すべてのメモリセルが選択される
保証がない。同一値の異なった値が生成されるまでスキ
ップすればよいが、１００ｎｓで１個のテストパターン
を実行しなければならないパターン発生器では、時間的
に不可能である。従って、リアルタイムにパターンを発
生する機能では、メモリのデータパターンの値のみと
し、アドレッシングを目的には使用しないことを想定し
ている。

【００３９】パターン発生の実行開始前に乱数の値を予
め格納しておく方法は、同一値の場合、異なった値が生
成されるまでスキップすることが可能なので、無駄のな
いテストパターンの実行ができる反面、格納するメモリ
が必要になる。この機能は試験メモリのアドレッシング
にも使用できる。

【００４０】以下図面を参照して本発明の一実施形態を
説明する。図１は本発明の実施形態によるパターン発生
器の構成を示すブロック図である。この図１に示すパタ
ーン発生器は、例えばパーソナルコンピュータ等の拡張
スロットに挿入して用いられる、例えば半導体テストシ
ステム、ボード・モジュール部品テストシステム等の各
種試験検査装置用拡張ボードとして提供できる。

【００４１】図１に於いて、１１は、図示しないＣＰＵ
により実行されるパターン発生器の制御プログラム等を
格納するマイクロプログラムメモリであり、１２はマイ
クロプログラムメモリ１１に貯えられたマイクロプログ
ラムを解読し制御信号を生成する命令デコード・制御回
路である。

【００４２】１３はマイクロプログラムメモリ１１の内
容を更新制御するＰＣカウンタ・制御回路である。１４
は後述するアルゴリズミックパターン発生器１５で生成
されたランダムロジック用テストパターンを格納するメ
モリモジュールである。１５はマイクロプログラム制御
の下に（マイクロプログラムメモリ１１のＡＬＰＧ制御
フィールド及び制御フィールドの情報をもとに）メモリ
ＩＣ等のテストパターンデータ生成の動作が決定される
アルゴリズミックパターン発生器であり、ここではＡＬ
ＰＧモジュールと称す。１６は従来では発生不可能であ
った多岐に亘る効率のよいテストパターンの発生を可能
にする、本発明で対象とする乱数発生モジュールであ
り、その具体的な構成及び機能は後述する。１７は上記
メモリモジュール１４、アルゴリズミックパターン発生
器１５、乱数発生モジュール１６等で生成されたテスト
パターンを選択し出力するデータセレクタモジュールで
ある。

【００４３】上記図１に示す構成のパターン発生器に於
いて、マイクロプログラムメモリ１１は、パターン発生
器を制御するプログラムを格納する。このプログラムメ
モリ１１は、ここでは１Ｋワード×９６ビット構成と
し、図２のようにビット割付を行なっている。

【００４４】命令デコード・制御回路１２は、パターン
発生器のシーケンスをコントロールする。ＰＣカウンタ
・制御回路１３は、命令デコード・制御回路１２で命令
デコードされた結果により次の動作を決めマイクロプロ
グラムメモリ１１をアクセスする。

【００４５】メモリモジュール１４は、ランダムロジッ
ク用のテストパターンデータを格納する。ここでは６４
Ｋワード×テスタピン数のメモリ構成としている。アル
ゴリズミックパターン発生器１５は、メモリＩＣ用のテ
ストパターンを生成する。ここではＡＬＰＧモジュール
と称す。このＡＬＰＧモジュール１５は、ここではＸ、
Ｙのアドレス（１２ビット）生成演算ユニットをもって
おり、１６Ｍのアドレス空間まで対応している。また、
試験メモリデバイスへの生成とリード／ライト等のコン
トロール信号も生成できるようになっている。

【００４６】上記ＡＬＰＧモジュール１５で生成される
アドレス情報は、メモリモジュール１４や乱数発生モジ
ュール１６に搭載されている、データ・ストレージ・メ
モリを直接アクセスすることも可能である。

【００４７】乱数発生モジュール１６は、本発明の主要
構成要素をなすもので、その内部の構成は図５を参照し
て後で詳細に説明する。データセレクタモジュール１７
は、マイクロプログラムメモリ１１の乱数発生制御フィ
ールドの値により制御されて、メモリモジュール１４、
アルゴリズミックパターン発生器１５、乱数発生モジュ
ール１６等で生成されたテストパターンを選択して出力
する。

【００４８】図２は上記マイクロプログラムメモリ１１
の１ワードの構成を示したものである。ここではメモリ
構成を１Ｋワード×９６ビットとしている。図中、２１
は命令フィールドであり、６ビットを使用している。従
って命令の種類は最大６４種類まで作ることができる。

【００４９】２２はオペランドフィールドであり、２４
ビットを使用している。このフィールドの使用目的は、
各モジュールのレジスタに設定する値を記述したり、分
岐命令では、分岐先アドレスを設定するためのものであ
る。

【００５０】２３はＩ／Ｏ制御フィールドであり、ピン
エレクトロニクスのドライバをイネーブル／ディセーブ
ルするドライバ・イネーブル・メモリのアドレスを指定
するフィールドである。ここでは４ビットが用いられ、
１６種類のドライバイネーブル情報が選択できるように
している。

【００５１】２４はコンパレータ制御フィールドであ
り、試験デバイス（ＤＵＴ）から出力される値とパター
ン発生器から出力される期待値パターンとを比較するか
否かを決めるコンパレータ・イネーブル・メモリをアク
セスするアドレス情報を記述するフィールドである。こ
こでは６ビットが用いられ、６４種類のコンパレータイ
ネーブル情報が選択できるようにしている。

【００５２】２５は、ＲＴＴＣ（リアル・タイム・タイ
ミング・コントロール）関連制御フィールドであり、こ
こでは８ビットが用いられ、主にタイミング発生器のた
めの制御に使用される。

【００５３】２６はＡＬＰＧモジュール１５を制御する
ためのＡＬＰＧ制御フィールドである。この実施形態に
於けるシステムのＡＬＰＧモジュール１５は、Ｘ、Ｙ２
次元のアドレスが発生可能なようになっている。両者の
演算ユニット及び、関連するレジスタは１２ビットにな
っているため、最大１６Ｍまでのアドレス空間を有する
メモリデバイスの試験が可能である。

【００５４】２７は乱数発生モジュール１６を制御する
ための乱数発生制御フィールドである。ここでは１６ビ
ットを使用しており、制御フィールド２８に示すよう
に、全く同一機能を有する乱数発生回路を２台搭載して
いる。これは、アドレス用とデータ用の乱数系列を同時
に発生可能とするためである。

【００５５】このうち、乱数発生Ａフィールドは、アド
レスパターンを生成するために使用し、乱数発生Ｄフィ
ールドは、データパターンを発生するために使用するこ
とを想定している。しかし、乱数発生Ａフィールドをデ
ータパターンのために使用することも可能である。この
場合、アドレスパターンは、ＡＬＰＧモジュール１５か
ら発生させる方法が採られる。つまり、このパターン発
生器は、ＡＬＰＧモジュール１５と乱数発生モジュール
１６を同時に実行させることも可能である。

【００５６】制御フィールド２８について詳細に説明す
ると、８ビットのプログラムフィールドのうち、下位３
ビットは、乱数モジュールの各レジスタに値を設定する
コマンドと発生した値を出力するコマンドからなってい
る。

【００５７】この際のコマンドの種類は、「０」（“０００”）→データ出力「１」（“００１”）→初期値レジスタ（図３符号３１
参照）に初期値を設定する。設定する初期値の値は上記
オペランドフィールド２２に設定したい値を記述する。
このレジスタの値が乱数系列を決める種（シード）にな
る。

【００５８】「２」（“０１０”）→最小値レジスタ
（図３符号３２参照）に発生する値の最小値を設定す
る。設定方法は上記と同様である。「３」（“０１１”）→最大値レジスタ（図３符号３３
参照）に発生する値の最大値を設定する。

【００５９】つまり、乱数系列の値の範囲は、最小値レ
ジスタの値≦発生値≦最大レジスタの値の範囲になる。「４」（“１００”）→発生個数レジスタ（図３符号３
４参照）に乱数の個数を設定する。

【００６０】上記した各レジスタは、それぞれ２４ビッ
ト構成であり、数値的には、「０」〜「１６，７７７，
２１５」までの範囲になる。しかし、試験するメモリデ
バイスは、種々のビット構成をしているため、このよう
なビット構成のレジスタが必要になる。

【００６１】「５」〜「７」（“１０１”〜“１１
１”）→未使用コマンド（拡張用）である。制御フィールド２８の３ビット目は、同値検出回路（図
３符号３７参照）をイネーブル／ディセーブルするため
の切り替えビットである。

【００６２】同値検出回路（図３符号３７参照）をイネ
ーブルすると、一度、生成された値と同じ値が発生した
ときにスキップ（破棄して無効にする）処理を行ない、
一度も発生していない値が生成されるまで繰り返す。し
かし、この方法は、乱数列の生成が進めば進むほど、過
去に生成した値と異なる確率が段々に減少することにも
なり、最悪の場合、いつまでたっても、生成できない現
象が発生する可能性もある。このような処理を行なうと
きには、タイマ割り込みを起動しておき一定時間内に終
了しなかったら、パターンの発生を中止するようにプロ
グラミングすることも必要である。

【００６３】制御フィールド２８の４ビット目は、デー
タ・ストレージ・メモリ（図３符号３９参照）に格納す
ることなく、生成した値（パターン）を垂れ流しにする
ことを指定する制御ビットである。このビットが有効な
ときは、同値検出回路（図３符号３７参照）は強制的に
ディセーブルされる。つまり、３ビット目のプログラミ
ングは無視される。

【００６４】制御フィールド２８の５ビット目は、乱数
を格納するデータ・ストレージ・メモリ３９のアドレッ
シングを切り替えるためのビットである。通常は乱数発
生モジュール１６内で自動的にアドレッシングされる
が、このビットをセットすることにより、ＡＬＰＧモジ
ュール１５からのアドレッシングを可能にする。

【００６５】制御フィールド２８の上位２ビットは、シ
ステム使用のため、ユーザプログラミングしても無視さ
れる。上記した乱数発生モジュール１６の１台分の構成
を図６に示す。

【００６６】図６に於いて、初期値レジスタ３１は、乱
数系列の初期値（シード）を設定する。このレジスタの
値そのものは、マイクロプログラムメモリ１１のオペラ
ンドフィールド２２から転送される。

【００６７】この値は乱数発生・補正回路３６で決まっ
た法則（固定的手法）で処理され、確実に乱数が生成さ
れるように補正が加えられる。デフォルトの値は、“Ｆ
ＦＦＦＦＦ”Ｈ（１６進数）である。

【００６８】最小値レジスタ３２は、乱数の値の最小値
を設定する。デフォルトの値は、“００００００”Ｈで
ある。最大値レジスタ３３は、乱数の値の最大値を設定
する。デフォルトの値は、“ＦＦＦＦＦＦ”Ｈである。

【００６９】発生個数レジスタ３４は、発生された乱数
の値の個数を設定する。この発生個数レジスタ３４の値
は有効値加算回路３８の結果と比較され、有効値加算回
路３８の結果値が発生個数レジスタ３４の値と等しくな
ると、乱数発生が停止する。デフォルトの値は、“ＦＦ
ＦＦＦＦ”Ｈである。

【００７０】これら各レジスタ３１〜３４は全て１２ビ
ット構成でなる。乱数発生制御回路３５は、乱数発生Ａ
フィールド２８のプログラミング値によって、コマンド
デコードを行ない、その結果を乱数発生・補正回路３６
に通知する。

【００７１】乱数発生・補正回路３６は、乱数を生成す
る乱数発生回路と初期値の補正回路とでなる。この乱数
発生・補正回路３６に含まれる乱数発生回路は、「２を
法とする原始多項式」に基づいて生成されるＭ系列発生
回路を採用している。高速に生成する必要性から、２４
段のＤ型フリップフロップとＥＸ−ＯＲ回路で構成さ
れ、この回路が１ビット当たりの乱数を発生する。従っ
て、Ｍ系列発生回路が、２４本必要であり、それぞれの
Ｍ系列から出力されるデータを並列に並べてビットの重
みをつけることにより、その値を乱数系列値とする。ま
た、Ｄ型フリップフロップ（Ｆ／Ｆ）とＥＸ−ＯＲ回路
でＭ系列発生回路を構成した場合、初期値がすべて
「０」のとき、出力は常に「０」となるので固定的な手
法で補正を加えている。この乱数発生回路の構成は後に
詳細に説明する。

【００７２】同値検出回路／記録メモリ３７は、同じ値
が生成されたときは値の破棄処理と再生成を制御する。
回路的には、２４×１ビットメモリに発生した値のメモ
リセルにマークを付けていく（“１”をセットする）方
法をとっている。乱数モジュール起動時に２４×１ビッ
トメモリをクリアしておき、生成された値でアドレッシ
ングされたセルを読み出し、“０”であれば、“１”を
書き込み、有効値加算回路３８に通知して当該加算回路
のカウンタをインクリメントする。逆に、セルを読み出
したときに、“１”であれば、前に同じセルがアクセス
されたことを意味しており（すでに値が生成されてい
る）、有効値加算回路３８を介して、再生成の要求を乱
数発生制御回路３５に通知する。

【００７３】データ・ストレージ・メモリ（発生値格納
メモリ）３９は、生成された乱数系列の値を順次格納し
ていく。このメモリへの書き込み時に於けるアドレッシ
ングは、有効値加算回路３８から与えられ、読み出し時
は、有効値加算回路３８あるいはＡＬＰＧモジュール１
５からアドレッシングがプログラム選択できるようにな
っている。このメモリ３９は、２４×２４ビット構成の
大容量メモリモジュールにより構成される。

【００７４】このメモリ３９に、一度、乱数系列の値を
格納しておけば、ＡＬＰＧモジュール１５からアドレッ
シングして、読み出すことにより、試験デバイスのアド
レスパターンやデータパターンとして利用でき、しかも
非常に効率のよい方法が採れる。

【００７５】出力バッファ回路４１は、乱数発生・補正
回路３６に含まれる乱数発生回路のデータをデータセレ
クタモジュール１７に転送する。図４は、「２を法とす
る原始多項式」に基づいて生成される「Ｍ系列発生回
路」の基本回路である。この回路は、２４段のフリップ
フロップ（以下Ｆ／Ｆと称す）とＥＸ−ＯＲ（以下ＸＯ
Ｒと称す）回路で構成する。

【００７６】Ｍ系列発生回路が、ｍ段のＦ／ＦとＸＯＲ
でせ構成されると、次のような特性を持つ。（１）２^m-1 という周期を持つ。（２）１周期内に、「１」が２^m-1 個、「０」が２^m-1
−１個存在する。「０」と「１」は同じ確率で表れる。（３）初期値がすべて「０」の時は、「０」と「０」の
ＸＯＲの出力は「０」となるので、Ｍ系列の出力も常に
「０」となり乱数の発生ができない。

【００７７】このシステム仕様では、最大２４ビット分
の値が必要なので、（１）の関係より、ｍ＝２４としな
ければならない。ｍ＝２４の時の周期は、「１６，１７
７，２１７」であり、丁度「１６Ｍの空間」になる。

【００７８】また、ＸＯＲ回路を採用しているので
（３）の問題を解決する必要がある。ｍ＝２４の時の原
始多項式は、Ｈ（ｘ）＝Ｘ²⁴＋Ｘ⁴ ＋Ｘ³ ＋Ｘ＋１であるから図４の基本回路と一致する。

【００７９】図５は上記したＭ系列発生回路の１段当た
り（但し２、４、５段を除く）の回路構成を示す図であ
る。この回路はＦ／Ｆに初期値を設定するデータセレク
タ回路が追加されている。Ａ入力、Ｂ入力のいずれかが
Ｓ入力の値によって選択される。

【００８０】図６は上記したＭ系列発生回路の２、４、
５段の回路構成を示す図である。この回路は、図５のＡ
入力にＥＸ−ＯＲ回路を追加したものである。図５及び
図６に示す左の回路を右側のブロック図に置き換えて具
体的にＭ系列発生回路を構成した具体例を図７に示して
いる。

【００８１】図８は上記した乱数発生・補正回路３６の
詳細な回路構成を示す図である。図８に於いて、８１は
初期値レジスタ３１の値が転送されるレジスタ（ＲＥ
Ｇ）８１であり、乱数発生の開始時は初期値レジスタ３
１と同じ値がセットされている。８２はＭ系列発生回路
であり、この回路が２４個配置されて、ビットの重み付
け回路８３が構成されている。この回路８３のＤＯＵＴ
２３〜ＤＯＵＴ００が乱数値として、テストパターンに
なる。

【００８２】８４は乱数発生開始時に、レジスタ８１の
「０」値を検出する、オールゼロ検出回路である。この
オールゼロ回路８４でオールゼロが検出されると、当該
回路８４「１」から出力される。この出力は、Ｍ系列発
生回路８２の任意の入力に接続されており、必ず、Ｍ系
列の乱数が生成されるようになっている。

【００８３】ＤＯＵＴ００のＭ系列発生回路のみ、２カ
所（Ｂ２２とＢ００）に接続されているのは、他のＭ系
列発生と同じ系列になるのを防止するためである。１番
目に発生する値を初期値レジスタの値と同値にするに
は、最終段のＦ／Ｆ（Ｘ²⁴項）にレジスタの値をそのま
ま転送することにより対応している。

【００８４】上記したような乱数発生モジュール（高速
プログラマブルパターン発生装置）を用いてパターン発
生器を構成したことにより、従来のパターン発生器では
不可能なテストパターン列が生成できる。しかも、乱数
生成部がモジュール化されており高度なプログラミング
知識を必要としない。また、ＡＬＰＧと同時起動が可能
であるため、テストパターンの作成方法の手段が増える
ことにより、非常に効率の良いテストパターンの発生が
期待できる。

【００８５】また、乱数系列による、アドレスパターン
とデータパターンの生成を同時に実行処理する構成とし
たことにより、メモリセルに、あるデータを書き込むと
き、そのデータの補数をとる（裏パターン）ことによ
り、すべてのビットセルの試験ができる。乱数系列によ
るデータパターンの生成は同様の方法で、裏パターンを
生成することが可能である。しかし、アドレスパターン
は、この方法では、すべてのアドレス値が生成できると
いう保証はない。これは、すべてのメモリセルに対し
て、リード／ライトが行われないことにつながる（検出
率が悪くなる）。上記した実施形態の乱数パターン発生
器は、同値を検出して、破棄無効化処理を行うことによ
り、異値が発生するまで乱数値を生成する手法で、アド
レスパターンとして使用可能にしている。

【００８６】また、乱数発生手段に、乱数生成値の同値
検出機能を備え、異なった値のみを出力可能な構成とし
たことにより、異なった値のみ格納すればよいことから
メモリ容量を節約することができる。また、読み出して
利用する場合も最小の読み出しサイクルすべての値を実
現することが可能で、非常に効率のよいテストパターン
が生成できる。

【００８７】また、上記した実施形態に於ける乱数発生
手段は、初期値レジスタのデータをＭ系列発生回路の最
終段にセットする構成としたことにより、確実に初期値
を出力できる。Ｍ系列発生回路を単純に並列配置した場
合は、最初の乱数生成にプログラムされた値と同じ初期
値を生成することはできない。また、Ｄ型フリップ／フ
ロップとＥＸ−ＯＲ回路で構成したＭ系列発生回路は、
すべて０の場合、乱数を生成することができないが、上
記実施形態によるＭ系列発生回路は固定的手法である
が、オールゼロ検出回路を設けてこの不具合を回避して
いる。

【００８８】上記した本発明の実施形態によるパターン
発生器、または当該パターン発生器を用いたテストシス
テムは、パーソナルコンピュータの拡張ボードとして容
易に提供でき、パーソナルコンピュータの拡張スロット
に挿入して用いることにより、容易にかつ安価に、例え
ば簡易パターン発生装置、ＩＣテストシステム等が実現
できる。また、上記実施形態による乱数発生モジュール
は、ノイズ・ジェネレータ、その他種々の計測、通信、
符号化などの信号源としても利用可能である。

【００８９】

【発明の効果】以上詳記したように本発明によれば、従
来の装置を有効に活用して、高度なプログラミング知識
を一切必要とせずに、簡単かつ安価な構成で、従来のパ
ターン発生器では達成し得ない検出率の高いランダムな
テストパターン列が生成でき、効率の良いテストパター
ンの発生が期待できるパターン発生器が提供できる。

【図面の簡単な説明】

【図１】本発明の実施形態によるパターン発生器の構成
を示すブロック図。

【図２】上記実施形態に於けるマイクロプログラムメモ
リの１ワード分のフォーマットを示す図。

【図３】上記実施形態に於ける乱数発生モジュールの１
台分の構成を示すブロック図。

【図４】上記実施形態に於ける乱数発生モジュールに於
ける「２を法とする原始多項式」に基づいて生成される
Ｍ系列発生回路の基本回路構成を示す図。

【図５】上記図４に示すＭ系列発生回路の１段当たり
（但し２、４、５段を除く）の回路構成を示す図。

【図６】上記図４に示すＭ系列発生回路の１段当たり
（２、４、５段）の回路構成を示す図。

【図７】上記図５及び図６に示す回路をもとに構成され
た本発明の実施形態によるＭ系列発生回路の具体的な回
路構成を示す図。

【図８】上記実施形態に於ける乱数発生・補正回路の詳
細な回路構成を示す図。

【図９】代表的なアドレス関数によるパターン発生数の
計算式とサイクルタイムが１００ｎｓのランダムアクセ
スメモリを想定したときのテスト時間を比較した例を示
す図。

【図１０】ディジタル半導体テストシステムの代表的な
構成例を示すブロック図。

【図１１】従来のパターン発生器の構成を示すブロック
図。

【符号の説明】

１１…マイクロプログラムメモリ１２…命令デコード・制御回路１３…ＰＣカウンタ・制御回路１４…メモリモジュール１５…アルゴリズミックパターン発生器（ＡＬＰＧモジ
ュール）１６…乱数発生モジュール１７…データセレクタモジュール２１…命令フィールド２２…オペランドフィールド２３…Ｉ／Ｏ制御フィールド２４…コンパレータ制御フィールド２５…ＲＴＴＣ（Real-Time Clock Timing Control）関
連制御フィールド２６…ＡＬＰＧ制御フィールド２７…乱数発生制御フィールド３１…乱数系列の初期値（シード）を設定するためのレ
ジスタ３２…乱数の値の最小値を設定するレジスタ３３…乱数の値の最大値を設定するレジスタ３４…発生された乱数の値の個数を設定するレジスタ３５…乱数発生制御回路３６…乱数発生・補正回路３７…同値検出回路／記録メモリ３８…有効値加算回路３９…データ・ストレージ・メモリ（発生値格納メモ
リ）４１…出力バッファ回路８１…初期値レジスタの値が転送されるレジスタ（ＲＥ
Ｇ）８２…Ｍ系列発生回路８３…ビットの重み付け回路８４…オールゼロ検出回路

Claims

【特許請求の範囲】

【請求項１】マイクロプログラムメモリに貯えられた
プログラムに従う動作シーケンスにより半導体メモリ等
の試験検査用のランダムテストパターンを生成するパタ
ーン発生器に於いて、上記プログラム制御の下にプログラマブルテストパター
ンを発生する乱数発生モジュールと、前記乱数発生モジュールで発生したテストパターンデー
タを格納するメモリモジュールとを具備してなることを
特徴とするパターン発生器。
【請求項２】マイクロプログラムメモリに貯えられた
プログラムに従う動作シーケンスによりテストパターン
を生成する、アルゴリズミックパターン発生手段を備え
たパターン発生器に於いて、マイクロプログラムメモリ
に乱数モジュールの制御フィールドを追加するととも
に、命令デコーダのデコードの数を増加して、半導体メ
モリ等の試験検査用のランダムテストパターンを生成で
きるようにした請求項１記載のパターン発生器。
【請求項３】乱数発生モジュールは「Ｎパターン」の
パターン発生回数で、ランダムアドレスとデータを発生
する請求項１又は２記載のパターン発生器。
【請求項４】乱数発生モジュールは、乱数系列によ
る、アドレスパターンとデータパターンの生成を同時に
実行処理する処理手段をもつ請求項１又は２又は３記載
のパターン発生器。
【請求項５】乱数発生モジュールによる乱数系列の発
生は、テストシステム側のプログラム制御が可能で、初
期値をプログラミングすることにより自動生成される請
求項４記載のパターン発生器。
【請求項６】乱数生成値の同値検出機能を備え、異な
った値のみを出力可能とした請求項１又は２又は３又は
４記載のパターン発生器。
【請求項７】乱数発生モジュールは、生成されるアド
レス値及びデータ値の乱数が異なる値となるまで同一値
をスキップする機能をもつ請求項１又は２又は３又は４
又は６記載パターン発生器。
【請求項８】乱数発生モジュールは、Ｍ系列発生回路
を複数個使用して多ビット出力回路を構成し、初期値を
出力した後、自動的に乱数値を生成する機能を有してな
る請求項１又は２又は３又は４又は６又は７記載パター
ン発生器。
【請求項９】テストパターンをリアルタイムに発生す
る機能と、予め生成した値を格納しておき、その値をテ
ストパターンとする機能を有してなる請求項１又は２又
は３又は４又は６又は７記載パターン発生器。
【請求項１０】パーソナルコンピュータの拡張スロッ
トに挿入される拡張用ボードに実装される請求項１又は
２又は３又は４又は６又は７記載パターン発生器。