JP2892798B2 - ディジタル制御装置 - Google Patents

ディジタル制御装置

Info

Publication number
JP2892798B2
JP2892798B2 JP2243261A JP24326190A JP2892798B2 JP 2892798 B2 JP2892798 B2 JP 2892798B2 JP 2243261 A JP2243261 A JP 2243261A JP 24326190 A JP24326190 A JP 24326190A JP 2892798 B2 JP2892798 B2 JP 2892798B2
Authority
JP
Japan
Prior art keywords
module
signal
modules
address
cpu
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2243261A
Other languages
English (en)
Other versions
JPH04123101A (ja
Inventor
拓二 下浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=17101239&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP2892798(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2243261A priority Critical patent/JP2892798B2/ja
Publication of JPH04123101A publication Critical patent/JPH04123101A/ja
Application granted granted Critical
Publication of JP2892798B2 publication Critical patent/JP2892798B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Safety Devices In Control Systems (AREA)
  • Programmable Controllers (AREA)

Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は、CPUモジュールとこのCPUモジュールのCPU
機能以外の機能を有する複数のI/Oモジュールとを機械
的に保持するラックのスロットに個々のモジュールごと
に挿入し、CPUモジュールおよび各I/Oモジュール相互間
をマザーボードを介して電気的に接続するディジタル制
御装置に関する。
本発明は、とくに、電力用制御装置や電子力用制御装
置などの高信頼性を要求される制御装置として好適に適
用しうるディジタル制御装置に関する。
(従来の技術) 第3図は、複数のI/Oモジュールとそれらに共通のCPU
モジュールとを共通のラックに収納し、各モジュール間
でマザーボードを介して信号を授受するようにしたディ
ジタル制御装置の一例を示すものである。
第3図に示すディジタル制御装置1は、CPUモジュー
ル2と、I/Oモジュール3a,3b,3cと、これらの各ユニッ
ト間を電気的・機械的に接続するマザーボード4とから
なっている。CPUモジュール2およびI/Oモジュール3a,3
b,3cはそれぞれ1つの基板上に構成され、図示していな
いラックに差し込まれた状態で使用される。I/Oモジュ
ール3a,3b,3cは、制御装置として必要な機能のうち、CP
Uモジュール2の有するCPU機能以外の機能を持ってい
る。I/Oモジュール3a,3b,3cにそれぞれ固有の応答アド
レスを設定するための応答アドレス設定用ディップスイ
ッチ5a,5b,5cが備えられており、また、マザーボード4
にはアドレスバス6、データバス7および制御信号バス
8が備えられている。このディップスイッチ5a,5b,5cに
よりCPUモジュール2から見た各I/Oモジュールの応答ア
ドレスが設定される。CPUモジュール2はアドレスバス
6にアドレスを指定する信号を出力し、制御信号バス8
に読出しか書込みかを表す信号とそのタイミングを示す
信号を出力し、データバス7を介してデータの授受を行
う。CPUモジュール2から発せられるアドレス信号は、
所望のI/Oモジュールを特定するために上位ビット部分
(たとえば4ビット)に設定された応答アドレス信号6a
と、特定のI/Oモジュール内の特定のアドレスを指定す
るために下位ビット部分に設定されたメモリアドレス信
号6bとからなっている。
第4図を参照してI/Oモジュール3a,3b,3cの応答アド
レス設定方法についてさらに説明する。第4図には各I/
Oモジュール3a,3b,3cを代表する形でI/Oモジュール3が
示されている。CPUモジュール2からアドレスバス6を
介してアドレス信号が発せられると、I/Oモジュール3
に含まれているI/Oデバイス9がアドレス信号に含まれ
ている応答アドレス信号6aとディップスイッチ5(第3
図のディップスイッチ5a,5b,5cに相当)による応答アド
レス信号と比較器10aにより比較し、両入力信号が一致
した時に一致信号11を有効にし、I/Oデバイス9のアク
セスを許可する。
(発明が解決しようとする課題) 第3図に示す従来方式の制御装置ではディップスイッ
チ5a,5b,5cの接点劣化や操作の際の人為的ミスによる誤
設定により、応答アドレスが正しく設定されない虞があ
る。その場合は所望のI/Oモジュール3にアクセスする
ことができないということになる。
また、第3図に例示したように同一構成のI/Oモジュ
ールを複数個使用する装置の場合、同一構成の複数のI/
Oモジュールに対する応答アドレスの重複設定を避ける
ために、各ディップスイッチ5a,5b,5cの設定をすべて異
なるようにしなければならない。この複数個の同一構成
モジュールに対して、I/Oモジュールの故障時の交換用
として予備モジュールを用意する場合、交換するI/Oモ
ジュールのスロットの設定が正しくされているかを確認
する作業が必要である。
とくに高信頼性が要求される装置の場合、人為的ミス
が介入しないようにしなければならない。その一つの方
法として、CPUモジュール2に予め準備されたソフトウ
ェアによって、応答アドレスが正しくなされているかど
うかを自動的にチェックする方式が考えられるが、ディ
ップスイッチによりI/Oモジュールの応答アドレスがダ
イナミックに変化し、応答アドレスの設定が正しくなさ
れているかどうかを自動的にチェックすることはできな
かった。
したがって本発明は、I/Oモジュールに対してディッ
プスイッチを用いることなく応答アドレスを正しく設定
できるディジタル制御装置を提供することを目的とす
る。
〔発明の構成〕
(課題を解決するための手段) 上記目的を達成するために本発明は、CPUモジュール
と複数のI/Oモジュールとを機械的に保持するラックの
スロットに個々のモジュールごとに差し込み、CPUモジ
ュールおよび各I/Oモジュール相互間をマザーボードを
介して電気的に接続したディジタル制御装置において、
マザーボードに備えられ、I/Oモジュールに対しそれぞ
れ差し込まれるべきスロットの位置を示す第1の信号を
出力する手段と、CPUモジュールからI/Oモジュールに対
して送出されるアドレス信号に含まれる個々のI/Oモジ
ュールの位置を示す応答アドレス信号と第1の信号とを
比較して両者が一致したとき一致信号を所属のI/Oモジ
ュールのアクセスを許可するための信号として出力する
比較手段とを具備したことを特徴とする。
(作用) このように構成されたディジタル制御装置において
は、個々のI/Oモジュールを差し込んだスロット位置に
よりそのI/Oモジュールの応答アドレスが自動的に決定
されるので、I/Oモジュールの応答アドレスを決定する
ためのディップスイッチが不要になる。また、I/Oモジ
ュールを同定する情報をCPUモジュールが読み込み、所
定のスロットに所定のI/Oモジュールが差し込まれてい
るかどうかをチェックすることが可能になり、応答アド
レスが誤って設定されるという事態を回避することがで
きる。
(実施例) 第1図に本発明によるディジタル制御装置の一実施例
を示す。この実施例のディジタル制御装置1の基本構成
は第3図のものと同一である。第1図のものが第3図の
ものと異なる点は、第1図の装置ではディップスイッチ
5a,5b,5cが省略されていることと、各I/Oモジュール3a,
3b,3cにマザーボード4から固有の応答アドス信号12a,1
2b,12cを与えることができるようにしたことである。
第2図は、I/Oモジュール3a,3b,3cの詳細構成を示す
ものである。第2図の装置では、個々のI/Oモジュール3
a,3b,3cを代表的にI/Oモジュール3として示し、同様に
応答アドレス信号12a,12b,12cを応答アドレス信号12と
して示している。I/Oモジュール3内のI/Oデバイス9内
に自己のI/Oモジュールを同定するための情報を、たと
えば「このI/Oモジュールの応答アドレスは3番です」
という形で格納するメモリ13が設けられており、またCP
Uモジュール2(第1図)には警告灯14が付設されてい
る。
次に第2図を参照して各I/Oモジュールの応答アドレ
ス設定方法について説明する。第1図において、I/Oモ
ジュール3a,3b,3cを差し込むためのラックのスロット
に、たとえば左から順に、0、1、2…とスロット番号
を割当てる。このスロット番号を応答アドレス信号12と
して4ビットのディジタル信号の形でマザーボード4か
らI/Oモジュール3に送出する。より具体的には、マザ
ーボード4は、たとえば5Vの“1"信号と0Vの“0"信号を
出力しうる電源を利用し、I/Oモジュール3内の比較器1
0bに応答アドレス信号12を送出する。第2図は、マザー
ボード4によって割当てられるスロット番号が2進法表
示で“0011"、すなわち10進法表示で“3"であるときの
例を示している。
比較器10bはアドレスバス6の上位4ビットで表現さ
れた応答アドレス信号6aとマザーボード4からの応答ア
ドレス信号12とを比較し、両者が一致したとき一致信号
11を有効にし、CPU2によるI/Oデバイス9のアクセスを
許可する。このときI/Oモジュール3の応答アドレス
は、応答アドレス信号6aと応答アドレス信号12との一致
によって決定され、一つのI/Oモジュール3はアドレス
バス6のビット数から応答アドレス信号6aのビット数を
差し引いたビット数で与えられるアドレス空間を持つ。
このアドレス空間の先頭アドレスから必要なビット数に
モジュールを同定するための情報を、たとえば「このモ
ジュールは3番です」という形でメモリ13に格納してお
く。
CPUモジュール2の主プログラムを実行する前に、各
スロットの先頭番地からI/Oモジュールを同定するため
の情報を格納したメモリ13の内容を読込み、所定のスロ
ットに所定のモジュールが差し込まれているかどうかを
確認し、誤りが認められないときはCPUモジュール2に
格納された主プログラムを実行し、誤りが認められたと
きは主プログラムの実行を中止すると共にCPUモジュー
ル2の警告灯14を点灯して「このスロットに差し込まれ
ているモジュールは正しくない」旨を知らせ、モジュー
ルの差し替えを促す。
〔発明の効果〕
本発明によれば、I/Oモジュールを挿入した位置によ
り応答アドレスが自動的に決定されるので、I/Oモジュ
ールの応答アドレスを設定するためのディップスイッチ
が不要になる。
また、I/Oモジュールを同定する情報をCPUモジュール
が読み込み、所定のI/Oモジュールが差し込まれている
かどうかをチェックすることが可能になり、応答アドレ
スが誤って設定されるという事態を回避することができ
る。
【図面の簡単な説明】
第1図は本発明によるディジタル制御装置の一実施例を
示すブロック図、第2図は第1図における要部の詳細構
成を示す図、第3図は従来のディジタル制御装置を示す
ブロック図、第4図は第3図における要部の詳細構成を
示す図である。 1……ディジタル制御装置、2……CPUモジュール、3;3
a,3b,3c……I.Oモジュール、4……マザーボード、6…
…アドレスバス、6a……応答アドレス信号、6b……アド
レス信号、7……データバス、8……制御信号バス、9
……I/Oデバイス、10……比較器、11……一致信号、12
……応答アドレス信号、13……メモリ、14……警告灯。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】CPUモジュールと複数のI/Oモジュールとを
    機械的に保持するラックのスロットに個々のモジュール
    ごとに差し込み、前記CPUモジュールおよび各I/Oモジュ
    ール相互間をマザーボードを介して電気的に接続したデ
    ィジタル制御装置において、 前記マザーボードに備えられ、前記各I/Oモジュールに
    対しそれぞれの差し込まれるべきスロットの位置を示す
    第1の信号を出力する手段と、前記CPUモジュールから
    前記I/Oモジュールに対して送出されるアドレス信号に
    含まれる個々のI/Oモジュールの位置を示す応答アドレ
    ス信号と前記第1の信号とを比較して両者が一致したと
    き一致信号を所属のI/Oモジュールのアクセスを許可す
    るための信号として出力する比較手段とを具備したこと
    を特徴とするディジタル制御装置。
JP2243261A 1990-09-13 1990-09-13 ディジタル制御装置 Expired - Lifetime JP2892798B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2243261A JP2892798B2 (ja) 1990-09-13 1990-09-13 ディジタル制御装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2243261A JP2892798B2 (ja) 1990-09-13 1990-09-13 ディジタル制御装置

Publications (2)

Publication Number Publication Date
JPH04123101A JPH04123101A (ja) 1992-04-23
JP2892798B2 true JP2892798B2 (ja) 1999-05-17

Family

ID=17101239

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2243261A Expired - Lifetime JP2892798B2 (ja) 1990-09-13 1990-09-13 ディジタル制御装置

Country Status (1)

Country Link
JP (1) JP2892798B2 (ja)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59123005A (ja) * 1982-12-28 1984-07-16 Matsushita Electric Works Ltd アドレス設定方式
JPH083727B2 (ja) * 1987-10-29 1996-01-17 豊田工機株式会社 シーケンス制御装置における番号重複検出装置

Also Published As

Publication number Publication date
JPH04123101A (ja) 1992-04-23

Similar Documents

Publication Publication Date Title
JP3030342B2 (ja) カード
US5038320A (en) Computer system with automatic initialization of pluggable option cards
JP3310006B2 (ja) コンピュータシステム
US7133960B1 (en) Logical to physical address mapping of chip selects
US4028679A (en) Memory patching circuit with increased capability
EP0080626A2 (en) Memory module selection and reconfiguration apparatus in a data processing system
JPS6259822B2 (ja)
US5611042A (en) Data error detection and correction for a shared SRAM
JP3068353U (ja) 印刷機の制御のための装置
JP3673015B2 (ja) 半導体装置における周辺デバイス識別方法
JP2892798B2 (ja) ディジタル制御装置
JPH0562380B2 (ja)
US5359719A (en) Address range setting method and apparatus for a computer expansion card
GB2283340A (en) Memory module not storing parity bits
JPS60108944A (ja) 記憶装置
JPS5960785A (ja) 機能ブロツク基板選択システム
SU1640741A1 (ru) Посто нное запоминающее устройство с коррекцией информации
JPS6020779B2 (ja) 複合形電子計算機システム
JPH03266154A (ja) 情報処理装置
JPS63197251A (ja) 情報処理装置
JPH0765586A (ja) Eepromアクセス方式
SU1056274A1 (ru) Запоминающее устройство с самоконтролем
JPH01177146A (ja) メモリ・チェック回路
JPH04232556A (ja) 実装基板管理システム
JPH10293700A (ja) 論理素子確認方法および論理素子確認機能を有する電子装置