JPH04123101A - ディジタル制御装置 - Google Patents
ディジタル制御装置Info
- Publication number
- JPH04123101A JPH04123101A JP24326190A JP24326190A JPH04123101A JP H04123101 A JPH04123101 A JP H04123101A JP 24326190 A JP24326190 A JP 24326190A JP 24326190 A JP24326190 A JP 24326190A JP H04123101 A JPH04123101 A JP H04123101A
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- 230000004044 response Effects 0.000 claims abstract description 47
- 230000005611 electricity Effects 0.000 claims 1
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 1
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- Safety Devices In Control Systems (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、ＣＰＵモジュールとこのＣＰＵモジュールの
ＣＰＵ機能以外の機能を有する複数のＩ／Ｏモジュール
とを機械的に保持するラックのスロットに個々のモジュ
ールごとに挿入し、ＣＰＵモジュールおよび各Ｉ／Ｏモ
ジュール相互間をマザーボードを介して電気的に接続す
るディジタル制御装置に関する。
ＣＰＵ機能以外の機能を有する複数のＩ／Ｏモジュール
とを機械的に保持するラックのスロットに個々のモジュ
ールごとに挿入し、ＣＰＵモジュールおよび各Ｉ／Ｏモ
ジュール相互間をマザーボードを介して電気的に接続す
るディジタル制御装置に関する。
本発明は、とくに、電力用制御装置や原子力用制御装置
などの高信頼性を要求される制御装置として好適に適用
しつるディジタル制御装置に関する。
などの高信頼性を要求される制御装置として好適に適用
しつるディジタル制御装置に関する。
（従来の技術）
第３図は、複数のＩ／Ｏモジュールとそれらに共通のＣ
ＰＵモジュールとを共通のラックに収納し、各モジュー
ル間でマザーボードを介して信号を授受するようにした
ディジタル制御装置の一例を示すものである。
ＰＵモジュールとを共通のラックに収納し、各モジュー
ル間でマザーボードを介して信号を授受するようにした
ディジタル制御装置の一例を示すものである。
第３図に示すディジタル制御装置１は、ＣＰＵモジュー
ル２と、Ｉ／Ｏモジュール３ａ、３ｂ。
ル２と、Ｉ／Ｏモジュール３ａ、３ｂ。
３ｃと、これらの各ユニット間を電気的・機械的に接続
するマザーボード４とからなっている。
するマザーボード４とからなっている。
ＣＰＵモジュール２およびＩ／Ｏモジュール３ａ。
３ｂ、３ｃはそれぞれ１つの基板上に構成され、図示し
ていないラックに差し込まれた状態で使用される。Ｉ／
Ｏモジュール３ａ、３ｂ、３ｃは、制御装置として必要
な機能のうち、ＣＰＵモジュール２の有するＣＰＵ機能
以外の機能を持っている。Ｉ／Ｏモジュール３ａ、３ｂ
、３ｃにはそれぞれ固有の応答アドレスを設定するため
の応答アドレス設定用デイツプスイッチ５ａ、５ｂ、５
ｃが備えられており、また、マザーボード４にはアドレ
スバス６、データバス７および制御信号バス８が備えら
れている。このデイツプスイッチ５ａ。
ていないラックに差し込まれた状態で使用される。Ｉ／
Ｏモジュール３ａ、３ｂ、３ｃは、制御装置として必要
な機能のうち、ＣＰＵモジュール２の有するＣＰＵ機能
以外の機能を持っている。Ｉ／Ｏモジュール３ａ、３ｂ
、３ｃにはそれぞれ固有の応答アドレスを設定するため
の応答アドレス設定用デイツプスイッチ５ａ、５ｂ、５
ｃが備えられており、また、マザーボード４にはアドレ
スバス６、データバス７および制御信号バス８が備えら
れている。このデイツプスイッチ５ａ。
５ｂ、５ｃによりＣＰＵモジュール２から見た各Ｉ／Ｏ
モジュールの応答アドレスが設定される。
モジュールの応答アドレスが設定される。
ＣＰＵモジュール２はアドレスバス６にアドレスを指定
する信号を出力し、制御信号バス８に読出しか書込みか
を表す信号とそのタイミングを示す信号を出力し、デー
タバス７を介してデータの授受を行う。ＣＰＵモジュー
ル２から発せられるアドレス信号は、所望のＩ／Ｏモジ
ュールを特定するために上位ビット部分（たとえば４ビ
ツト）に設定された応答アドレス信号６ａと、特定のＩ
／Ｏモジュール内の特定のアドレスを指定するために下
位ビット部分に設定されたメモリアドレス信号６ｂとか
らなっている。
する信号を出力し、制御信号バス８に読出しか書込みか
を表す信号とそのタイミングを示す信号を出力し、デー
タバス７を介してデータの授受を行う。ＣＰＵモジュー
ル２から発せられるアドレス信号は、所望のＩ／Ｏモジ
ュールを特定するために上位ビット部分（たとえば４ビ
ツト）に設定された応答アドレス信号６ａと、特定のＩ
／Ｏモジュール内の特定のアドレスを指定するために下
位ビット部分に設定されたメモリアドレス信号６ｂとか
らなっている。
第４図を参照してＩ／Ｏモジュール３ａ、３ｂ。
３ｃの応答アドレス設定方法についてさらに説明する。
第４図には各Ｉ／Ｏモジュール３ａ、３ｂ。
３Ｃを代表する形でＩ／Ｏモジュール３が示されている
。ＣＰＵモジュール２からアドレスバス６を介してアド
レス信号が発せられると、Ｉ／Ｏモジュール３に含まれ
ているＩ／Ｏデバイス９がアドレス信号に含まれている
応答アドレス信号６ａとデイツプスイッチ５（第３図の
デイツプスイッチ５ａ、５ｂ、５ｃに相当）による応答
アドレス信号とを比較器／Ｏｇにより比較し、両人力信
号が一致した時に一致信号１１を有効にし、Ｉ／Ｏデバ
イス９のアクセスを許可する。
。ＣＰＵモジュール２からアドレスバス６を介してアド
レス信号が発せられると、Ｉ／Ｏモジュール３に含まれ
ているＩ／Ｏデバイス９がアドレス信号に含まれている
応答アドレス信号６ａとデイツプスイッチ５（第３図の
デイツプスイッチ５ａ、５ｂ、５ｃに相当）による応答
アドレス信号とを比較器／Ｏｇにより比較し、両人力信
号が一致した時に一致信号１１を有効にし、Ｉ／Ｏデバ
イス９のアクセスを許可する。
（発明が解決しようとする課題）
第３図に示す従来方式の制御装置ではデイツプスイッチ
５ａ、５ｂ、５ｃの接点劣化や操作の際の人為的ミスに
よる誤設定により、応答アドレスが正しく設定されない
虞がある。その場合は所望のＩ／Ｏモジュール３にアク
セスすることができないということになる。
５ａ、５ｂ、５ｃの接点劣化や操作の際の人為的ミスに
よる誤設定により、応答アドレスが正しく設定されない
虞がある。その場合は所望のＩ／Ｏモジュール３にアク
セスすることができないということになる。
また、第３図に例示したように同一構成のＩ／Ｏモジュ
ールを複数個使用する装置の場合、同一構成の複数のＩ
／Ｏモジュールに対する応答アドレスの重複設定を避け
るために、各デイツプスイッチ５ａ、５ｂ、５ｃの設定
をすべて異なるようにしなければならない。この複数個
の同一構成モジュールに対して、Ｉ／Ｏモジュールの故
障時の交換用として予備モジュールを用意する場合、交
換するＩ／Ｏモジュールのスロットの設定が正しくされ
ているかを確認する作業が必要がある。
ールを複数個使用する装置の場合、同一構成の複数のＩ
／Ｏモジュールに対する応答アドレスの重複設定を避け
るために、各デイツプスイッチ５ａ、５ｂ、５ｃの設定
をすべて異なるようにしなければならない。この複数個
の同一構成モジュールに対して、Ｉ／Ｏモジュールの故
障時の交換用として予備モジュールを用意する場合、交
換するＩ／Ｏモジュールのスロットの設定が正しくされ
ているかを確認する作業が必要がある。
とくに高信頼性が要求される装置の場合、人為的ミスが
介入しないようにしなければならないのであるが、その
一つの方法として、ＣＰＵモジュール２に予め準備され
たソフトウェアによって、応答アドレスが正しくなされ
ているかどうかを自動的にチエツクする方式が考えられ
るが、デイツプスイッチによりＩ／Ｏモジュールの応答
アドレスがダイナミックに変化し、応答アドレスの設定
が正しくなされているかどうかを自動的にチエツクする
ことはできなかった。
介入しないようにしなければならないのであるが、その
一つの方法として、ＣＰＵモジュール２に予め準備され
たソフトウェアによって、応答アドレスが正しくなされ
ているかどうかを自動的にチエツクする方式が考えられ
るが、デイツプスイッチによりＩ／Ｏモジュールの応答
アドレスがダイナミックに変化し、応答アドレスの設定
が正しくなされているかどうかを自動的にチエツクする
ことはできなかった。
したがって本発明は、Ｉ／Ｏモジュールに対しデイツプ
スイッチを用いることなく応答アドレスを正しく設定で
きるディジタル制御装置を提供することを目的とする。
スイッチを用いることなく応答アドレスを正しく設定で
きるディジタル制御装置を提供することを目的とする。
（課題を解決するための手段）
上記目的を達成するために本発明は、ＣＰＵモジュール
と複数のＩ／Ｏモジュールとを機械的に保持するラック
のスロットに個々のモジュールごとに差し込み、ＣＰＵ
モジュールおよび各Ｉ／Ｏモジュール相互間をマザーボ
ードを介して電気的に接続したディジタル制御装置にお
いて、マザーボードに備えられ、各Ｉ／Ｏモジュールに
対しそれぞれの差し込まれるべきスロットの位置を示す
第１の信号を出力する手段と、ＣＰＵモジニールからＩ
／Ｏモジュールに対して送出されるアドレス信号に含ま
れる個々のＩ／Ｏモジュールの位置を示す応答アドレス
信号と第１の信号とを比較して両者が一致したとき一致
信号を所属のＩ／Ｏモジュールのアクセスを許可するた
めの信号として出力する比較手段とを具備したことを特
徴とする。
と複数のＩ／Ｏモジュールとを機械的に保持するラック
のスロットに個々のモジュールごとに差し込み、ＣＰＵ
モジュールおよび各Ｉ／Ｏモジュール相互間をマザーボ
ードを介して電気的に接続したディジタル制御装置にお
いて、マザーボードに備えられ、各Ｉ／Ｏモジュールに
対しそれぞれの差し込まれるべきスロットの位置を示す
第１の信号を出力する手段と、ＣＰＵモジニールからＩ
／Ｏモジュールに対して送出されるアドレス信号に含ま
れる個々のＩ／Ｏモジュールの位置を示す応答アドレス
信号と第１の信号とを比較して両者が一致したとき一致
信号を所属のＩ／Ｏモジュールのアクセスを許可するた
めの信号として出力する比較手段とを具備したことを特
徴とする。
（作 用）
このように構成されたディジタル制御装置においては、
個々のＩ／Ｏモジュールを差し込んだスロット位置によ
りそのＩ／Ｏモジュールの応答アドレスが自動的に決定
されるので、Ｉ／Ｏモジュールの応答アドレスを決定す
るためのデイツプスイッチが不要になる。また、Ｉ／Ｏ
モジュールを同定する情報をＣＰＵモジュールが読み込
み、所定のスロットに所定のＩ／Ｏモジュールが差し込
まれているかどうかをチエツクすることが可能になり、
応答アドレスが誤って設定されるという事態を回避する
ことができる。
個々のＩ／Ｏモジュールを差し込んだスロット位置によ
りそのＩ／Ｏモジュールの応答アドレスが自動的に決定
されるので、Ｉ／Ｏモジュールの応答アドレスを決定す
るためのデイツプスイッチが不要になる。また、Ｉ／Ｏ
モジュールを同定する情報をＣＰＵモジュールが読み込
み、所定のスロットに所定のＩ／Ｏモジュールが差し込
まれているかどうかをチエツクすることが可能になり、
応答アドレスが誤って設定されるという事態を回避する
ことができる。
（実施例）
第１図に本発明によるディジタル制御装置の一実施例を
示す。この実施例のディジタル制御装置ｌの基本構成は
第３図のものと同一である。第１図のものが第３図のも
のと異なる点は、第１図の装置ではデイツプスイッチ５
ａ、５ｂ、５ｃが省略されていることと、各Ｉ／Ｏモジ
ニール３ａ。
示す。この実施例のディジタル制御装置ｌの基本構成は
第３図のものと同一である。第１図のものが第３図のも
のと異なる点は、第１図の装置ではデイツプスイッチ５
ａ、５ｂ、５ｃが省略されていることと、各Ｉ／Ｏモジ
ニール３ａ。
３ｂ、３ｃにマザーボード４から固有の応答アドレス信
号１２ａ 、 １２ｂ 、 １２ｃを与えることができ
るようにしたことである。
号１２ａ 、 １２ｂ 、 １２ｃを与えることができ
るようにしたことである。
第２図は、Ｉ／Ｏモジュール３ａ、３ｂ、３ｃの詳細構
成を示すものである。第２図の装置では、個々のＩ／Ｏ
モジュール３ａ、３ｂ、３ｃを代表的にＩ／Ｏモジュー
ル３として示し、同様に応答アドレス信号１２ａ 、
１２ｂ 、 １２ｃを応答アドレス信号１２として示し
ている。Ｉ／Ｏモジュール３内の１／Ｏデバイス９内に
自己のＩ／Ｏモジュールを同定するための情報を、たと
えば「このＩ／Ｏモジュールの応答アドレスは３番です
」という形で格納するメモリ１３が設けられており、ま
たＣＰＵモジュール２（第１図）には警告灯１４が付設
されている。
成を示すものである。第２図の装置では、個々のＩ／Ｏ
モジュール３ａ、３ｂ、３ｃを代表的にＩ／Ｏモジュー
ル３として示し、同様に応答アドレス信号１２ａ 、
１２ｂ 、 １２ｃを応答アドレス信号１２として示し
ている。Ｉ／Ｏモジュール３内の１／Ｏデバイス９内に
自己のＩ／Ｏモジュールを同定するための情報を、たと
えば「このＩ／Ｏモジュールの応答アドレスは３番です
」という形で格納するメモリ１３が設けられており、ま
たＣＰＵモジュール２（第１図）には警告灯１４が付設
されている。
次に第２図を参照して各Ｉ／Ｏモジュールの応答アドレ
ス設定方法について説明する。第１図において、Ｉ／Ｏ
モジュール３ａ、３ｂ、３ｃを差し込むためのラックの
スロットに、たとえば左から順に、０，１．２・・・と
スロット番号を割当てる。
ス設定方法について説明する。第１図において、Ｉ／Ｏ
モジュール３ａ、３ｂ、３ｃを差し込むためのラックの
スロットに、たとえば左から順に、０，１．２・・・と
スロット番号を割当てる。
このスロット番号を応答アドレス信号１２として４ビツ
トのディジタル信号の形でマザーボード４からＩ／Ｏモ
ジュール３に送出する。より具体的には、マザーボード
４は、たとえば５■の“１″信号とＯＶの“０”信号を
出力しうる電源を利用し、Ｉ／Ｏモジュール３内の比較
器／Ｏｂに応答アドレス信号１２を送出する。第２図は
、マザーボード４によって割当てられるスロット番号が
２進法表示で“００１１”、すなわち／Ｏ進法表示で“
３″であるときの例を示している。
トのディジタル信号の形でマザーボード４からＩ／Ｏモ
ジュール３に送出する。より具体的には、マザーボード
４は、たとえば５■の“１″信号とＯＶの“０”信号を
出力しうる電源を利用し、Ｉ／Ｏモジュール３内の比較
器／Ｏｂに応答アドレス信号１２を送出する。第２図は
、マザーボード４によって割当てられるスロット番号が
２進法表示で“００１１”、すなわち／Ｏ進法表示で“
３″であるときの例を示している。
比較器／Ｏｂはアドレスバス６の上位４ビツトで表現さ
れた応答アドレス信号６ａとマザーボード４からの応答
アドレス信号１２とを比較し、両者が一致したとき一致
信号工１を有効にし、ＣＰＵ２によるＩ／Ｏデバイス９
のアクセスを許可する。このときＩ／Ｏモジュール３の
応答アドレスは、応答アドレス信号６ａと応答アドレス
信号１２との一致によって決定され、一つのＩ／Ｏモジ
ュール３はアドレスバス６のビット数から応答アドレス
信号６ａのビット数を差し引いたビット数で与えられる
アドレス空間を持つ。このアドレス空間の先頭アドレス
から必要なバイト数にモジュールを同定するための情報
を、たとえば「このモジュールは３番です」という形で
メモリ１３に格納しておく。
れた応答アドレス信号６ａとマザーボード４からの応答
アドレス信号１２とを比較し、両者が一致したとき一致
信号工１を有効にし、ＣＰＵ２によるＩ／Ｏデバイス９
のアクセスを許可する。このときＩ／Ｏモジュール３の
応答アドレスは、応答アドレス信号６ａと応答アドレス
信号１２との一致によって決定され、一つのＩ／Ｏモジ
ュール３はアドレスバス６のビット数から応答アドレス
信号６ａのビット数を差し引いたビット数で与えられる
アドレス空間を持つ。このアドレス空間の先頭アドレス
から必要なバイト数にモジュールを同定するための情報
を、たとえば「このモジュールは３番です」という形で
メモリ１３に格納しておく。
ＣＰＵモジュール２の主プログラムを実行する前ニ、各
スロットの先頭番地からＩ／Ｏモジュールを同定するた
めの情報を格納したメモリ１３の内容を読込み、所定の
スロットに所定のモジュールが差し込まれているかどう
かを確認し、誤りが認められないときはＣＰＵモジュー
ル２に格納された主プログラムを実行し、誤りが認めら
れたときは主プログラムの実行を中止すると共にＣＰＵ
モジュール２の警告灯１４を点灯して「このスロットに
差し込まれているモジュールは正しくな（す旨を知らせ
、モジュールの差し替えを促す。
スロットの先頭番地からＩ／Ｏモジュールを同定するた
めの情報を格納したメモリ１３の内容を読込み、所定の
スロットに所定のモジュールが差し込まれているかどう
かを確認し、誤りが認められないときはＣＰＵモジュー
ル２に格納された主プログラムを実行し、誤りが認めら
れたときは主プログラムの実行を中止すると共にＣＰＵ
モジュール２の警告灯１４を点灯して「このスロットに
差し込まれているモジュールは正しくな（す旨を知らせ
、モジュールの差し替えを促す。
本発明によれば、Ｉ／Ｏモジュールを挿入した位置によ
り応答アドレスが自動的に決定されるので、Ｉ／Ｏモジ
ュールの応答アドレスを設定するためのデイツプスイッ
チが不要になる。
り応答アドレスが自動的に決定されるので、Ｉ／Ｏモジ
ュールの応答アドレスを設定するためのデイツプスイッ
チが不要になる。
また、Ｉ／Ｏモジュールを同定する情報をＣＰＵモジュ
ールが読み込み、所定のＩ／Ｏモジュールが差し込まれ
ているかどうかをチエツクすることが可能になり、応答
アドレスが誤って設定されるという事態を回避すること
ができる。
ールが読み込み、所定のＩ／Ｏモジュールが差し込まれ
ているかどうかをチエツクすることが可能になり、応答
アドレスが誤って設定されるという事態を回避すること
ができる。
第１図は本発明によるディジタル制御装置の一実施例を
示すブロック図、第２図は第１図における要部の詳細構
成を示す図、第３図は従来のディジタル制御装置を示す
ブロック図、第４図は第３図における要部の詳細構成を
示す図である。 １・・・ディジタル制御装置、２・・・ＣＰＵモジュー
ル、３ ； ３ａ 、３ｂ ３ｃｍ＝Ｉ／Ｏモジュー
ル、４・・・マザーボード、６・・・アドレスバス、６
ａ・・・応答アドレス信号、６ｂ・・・アドレス信号、
７・・・データバス、８・・・制御信号バス、９・・・
Ｉ／Ｏデバイス、／Ｏ・・・比較器、１１・・一致信号
、１２・・・応答アドレス信号、１３・・・メモリ、１
４・・・警告灯。
示すブロック図、第２図は第１図における要部の詳細構
成を示す図、第３図は従来のディジタル制御装置を示す
ブロック図、第４図は第３図における要部の詳細構成を
示す図である。 １・・・ディジタル制御装置、２・・・ＣＰＵモジュー
ル、３ ； ３ａ 、３ｂ ３ｃｍ＝Ｉ／Ｏモジュー
ル、４・・・マザーボード、６・・・アドレスバス、６
ａ・・・応答アドレス信号、６ｂ・・・アドレス信号、
７・・・データバス、８・・・制御信号バス、９・・・
Ｉ／Ｏデバイス、／Ｏ・・・比較器、１１・・一致信号
、１２・・・応答アドレス信号、１３・・・メモリ、１
４・・・警告灯。
Claims (1)
- 【特許請求の範囲】 ＣＰＵモジュールと複数のＩ／Ｏモジュールとを機械
的に保持するラックのスロットに個々のモジュールごと
に差し込み、前記ＣＰＵモジュールおよび各Ｉ／Ｏモジ
ュール相互間をマザーボードを介して電気的に接続した
ディジタル制御装置において、 前記マザーボードに備えられ、前記各Ｉ／Ｏモジュール
に対しそれぞれの差し込まれるべきスロットの位置を示
す第１の信号を出力する手段と、前記ＣＰＵモジュール
から前記Ｉ／Ｏモジュールに対して送出されるアドレス
信号に含まれる個々のＩ／Ｏモジュールの位置を示す応
答アドレス信号と前記第１の信号とを比較して両者が一
致したとき一致信号を所属のＩ／Ｏモジュールのアクセ
スを許可するための信号として出力する比較手段とを具
備したことを特徴とするディジタル制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243261A JP2892798B2 (ja) | 1990-09-13 | 1990-09-13 | ディジタル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243261A JP2892798B2 (ja) | 1990-09-13 | 1990-09-13 | ディジタル制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04123101A true JPH04123101A (ja) | 1992-04-23 |
| JP2892798B2 JP2892798B2 (ja) | 1999-05-17 |
Family
ID=17101239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2243261A Expired - Lifetime JP2892798B2 (ja) | 1990-09-13 | 1990-09-13 | ディジタル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2892798B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123005A (ja) * | 1982-12-28 | 1984-07-16 | Matsushita Electric Works Ltd | アドレス設定方式 |
| JPH01116703A (ja) * | 1987-10-29 | 1989-05-09 | Toyoda Mach Works Ltd | シーケンス制御装置における番号重複検出装置 |
-
1990
- 1990-09-13 JP JP2243261A patent/JP2892798B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123005A (ja) * | 1982-12-28 | 1984-07-16 | Matsushita Electric Works Ltd | アドレス設定方式 |
| JPH01116703A (ja) * | 1987-10-29 | 1989-05-09 | Toyoda Mach Works Ltd | シーケンス制御装置における番号重複検出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2892798B2 (ja) | 1999-05-17 |
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