JPS60140958A - 回線制御方式 - Google Patents

回線制御方式

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Publication number
JPS60140958A
JPS60140958A JP58245067A JP24506783A JPS60140958A JP S60140958 A JPS60140958 A JP S60140958A JP 58245067 A JP58245067 A JP 58245067A JP 24506783 A JP24506783 A JP 24506783A JP S60140958 A JPS60140958 A JP S60140958A
Authority
JP
Japan
Prior art keywords
line
control procedure
transmission control
package
processing
Prior art date
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Pending
Application number
JP58245067A
Other languages
English (en)
Inventor
Yuji Maeda
裕治 前田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Publication of JPS60140958A publication Critical patent/JPS60140958A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、複数の回線対応の回線処理パッケージの実装
状態及び回線制御手順の認識を容易にして、データを伝
送する回線の制御を行う回線制御方式に関するものであ
る。
従来技術と問題点 (1) 中央処理装置と複数の回線との間に回線制御装置を接続
し、中央処理装置からの指令に応じて回線制御装置が回
線を制御してデータを伝送するシステムに於いては、回
線対応の回線処理パッケージを回線制御装置に実装して
いるものである。又各回線の制御手順は同一でなく、複
数種類存在するのが一般的である。従って中央処理装置
は、回線処理パッケージが実装されているか否か、又実
装されている回線の制御手順を認識して、回線制御装置
を制御する必要がある。その為、中央処理装置の処理負
担が大きい欠点があった。
又収容回線の増設等に於いては、回線処理パンケージを
新たに実装したり、実装位置を変更したりする場合があ
る。その場合の実装操作に誤りがあると、中央処理装置
から未実装の回線に対してアクセスすることが生じたり
、異なる回線制御手順で回線にアクセスするようなこと
が生じる。このような場合は、エラーとして処理される
ことになるが、中央処理装置ではそのエラー処理に相当
の時間を要することになる。
(2) 発明の目的 本発明は、回線制御装置に於いて、容易に回線処理パン
ケージの実装状態及びその回線制御手順を認識できるよ
うにすることを目的とするものである。
発明の構成 本発明は、中央処理装置と回線との間に、回線対応の回
線処理パンケージと該回線処理パンケージを制御する回
線制御部とを有する回線制御装置を接続し、前記回線処
理パッケージに伝送制御手順識別回路を設け、前記中央
処理装置から指定された回線に対応する前記回線処理パ
ンケージの伝送制御手順識別回路の内容を前記回線制御
部で読み取って回線処理パッケージの実装状態及び回線
制御手順を認識し、該回線を制御するものであり、以下
実施例について詳細に説明する。
発明の実施例 第1図は、本発明の実施例の要部ブロック図であり、1
は中央処理装置、2は回線制御装置、3は回線制御部、
4−1〜4−mは回線処理バソケ(3) −ジ、5−1〜5−mは伝送制御手順識別回路、6は回
線制御レジスタ、7は回線識別プログラム格納メモリ、
8は回線処理プログラム格納メモリ、L1〜Lmは回線
である。回線処理パッケージ4−1〜4〜mは回線L1
〜Lm対応に実装されているものであり、それぞれの回
線L1〜Lmの伝送制御手順をコード01〜Cmとして
記憶させた伝送制御手順識別回路5−1〜5−mを設け
ているものである。又回線制御部3は、回線対応のレジ
スタ部R1〜Rmからなる回線制御レジスタ6、回線識
別プログラムPOを格納したメモリ7、各種の回線処理
プログラムP1〜Pnを格納した回線処理プログラム8
等を備えているものである。
中央処理装置1から例えば回線L1を指定してデータを
伝送する場合、中央処理装置1は回線制御装置2を起動
し、回線L1の伝送制御手順コードを通知する。この伝
送制御手順コードは、回線制御レジスタ6の回&1lL
1対応のレジスタ部R1にセットされる。そして回線識
別プログラムPO(4) が実行されるものであり、この回線識別プログラムpo
の実行により、中央処理装置1から指定された回線L1
に対応する回線処理パッケージ4−1の伝送制御手順識
別回路5−1の内容C1が読み取られる。この内容C1
とレジスタ部R1にセットされた伝送制御手順コードと
が照合される。
この照合結果により次の3通りの処理が行われることに
なる。
(1)照合一致の場合は、レジスタ部R1にセットされ
た伝送制御手順コードに従った回線処理プログラムが実
行され、その実行結果は中央処理装置1へ通知される。
(2)照合不一致の場合は、直ちに指定された回線L1
の処理は中止され、中央処理装置1へ伝送制御手順の誤
りであることが通知される。
(3)伝送制御手順識別回路の内容の読み取りが不可能
であることにより、回線処理パッケージの未実装が検出
された場合は、直ちに回線処理は中止され、回線L1に
対応する回線処理パッケージの未実装が中央処理装置1
に通知される。
(5) 回線処理パッケージ4−1〜4−mに設けた伝送制御手
順識別回路5−1〜5−mに設定する伝送制御手順コー
ド01〜Cmは、伝送制御手順の種類に対応したビット
数の構成とするとことができるもので、通常は数ビット
で構成することができる。又中央処理装置1から通知さ
れる伝送制御手順コードは、伝送制御手順識別回路5−
1〜5−mに設定する伝送制御手順コード01〜Cmと
同一構成とすることができることは勿論であるが、照合
可能の形態であれば、異なるビット構成とすることもで
きる。又この伝送制御手順コードによりメモリ8に格納
された回線処理プログラムを指定するようにすることも
可能であるが、中央処理装置1から伝送制御手順コード
と細線処理プログラムの格納アドレスとを、回線制御装
置2を起動した時に通知することもできる。
第2図は、本発明の実施例のフローチャートを示すもの
であり、回線制御装置2が起動されると、回線識別プロ
グラムPOが実行される。この回線識別プログラムPO
は、中央処理装置から指定(6) された回線Li (i=1.2. ・・・・m)対応の
回線処理パッケージ4−tの伝送制御手順識別回路5−
1の内容Ciの読出しを行い、この内容C4と、回線制
御レジスタ6のレジスタ部Riにセットされた伝送制御
手順コードとの照合を行う。照合結果一致している場合
は、レジスタ部Riにセントされた伝送制御手順コード
又はそれに付加されて通知されたアドレスにより、メモ
リ8に格納されている回線処理プログラムPjが実行さ
れ、回線Liの処理が行われ、且つその実行結果が中央
処理装置へ通知される。
又照合不一致の場合は、伝送制御手順の誤りであるから
、それを中央処理装置へ通知する。又回線処理パッケー
ジが未実装であることが検出されると、それを中央処理
装置へ通知する。
前述の実施例に於いては、中央処理装置1から回線制御
装置2を起動して、指定した回線の伝送制御手順コード
を回線制御レジスタ6にセットする場合を示しているが
、初期設定時に、回線対応のレジスタ部R1〜Rmに、
それぞれ回線L1〜(7) L mに対応した伝送制御手順コードをセットしておく
ことも可能である。
発明の詳細 な説明したように、本発明は、中央処理装置1と回線L
1〜Lmとの間に、回線対応の回線処理パッケージ4−
1〜4−mと、この回線処理パッケージ4−1〜4−m
を制御する回線制御部3とを有する回線制御装置2を接
続し、前記回線処理パッケージ4−1〜4−mに伝送制
御手順識別回路5−1〜5−mを設け、前記中央処理装
置1から指定された回線Liに対応する前記回線処理パ
ッケージ4−1の伝送制御手順識別回路5−iの内容C
iを前記回線制御部3で読み取って回線処理パッケージ
の実装状態及び回線制御手順を認識して、回線Liを制
御するものであり、回線処理パッケージの未実装及び指
定された回線の伝送制御手順の誤りを容易に検出するこ
とができるので、中央処理装置1の処理負担を軽減する
ことができる。又回線処理パッケージの増設、変更等に
於いても、誤りの有無を容易に検出することかで(8) きることになる。
【図面の簡単な説明】 第1図は本発明の実施例の要部ブロック図、第2図は本
発明の実施例のフローチャートである。 1は中央処理装置、2は回線制御装置、3は回線制御部
、4−1〜4−mは回線処理パンケージ、5−1〜5−
mは伝送制御手順識別回路、6は回線制御レジスタ、7
は回線識別プログラム格納メモリ、8は回線処理プログ
ラム格納メモリ、L1〜Lmは回線である。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − (9)

Claims (1)

    【特許請求の範囲】
  1. 中央処理装置と回線との間に、回線対応の回線処理パン
    ケージと該回線処理パンケージを制御する回線制御部と
    を有する回線制御装置を接続し、前記回線処理パラケー
    ンに伝送制御手順識別回路を設け、前記中央処理装置か
    ら指定された回線に対応する前記回線処理パッケージの
    伝送制御手順識別回路の内容を前記回線制御部で読み取
    って回線処理パッケージの実装状態及び回線制御手順を
    認識し、該回線を制御することを特徴とする回線制御方
    式。
JP58245067A 1983-12-28 1983-12-28 回線制御方式 Pending JPS60140958A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58245067A JPS60140958A (ja) 1983-12-28 1983-12-28 回線制御方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58245067A JPS60140958A (ja) 1983-12-28 1983-12-28 回線制御方式

Publications (1)

Publication Number Publication Date
JPS60140958A true JPS60140958A (ja) 1985-07-25

Family

ID=17128095

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58245067A Pending JPS60140958A (ja) 1983-12-28 1983-12-28 回線制御方式

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JP (1) JPS60140958A (ja)

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