JPH0250753A - コンピュータにおける割込処理装置およびその方法 - Google Patents
コンピュータにおける割込処理装置およびその方法Info
- Publication number
- JPH0250753A JPH0250753A JP1120626A JP12062689A JPH0250753A JP H0250753 A JPH0250753 A JP H0250753A JP 1120626 A JP1120626 A JP 1120626A JP 12062689 A JP12062689 A JP 12062689A JP H0250753 A JPH0250753 A JP H0250753A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- processor
- processors
- class
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012545 processing Methods 0.000 title claims abstract description 38
- 238000000034 method Methods 0.000 title claims description 37
- 230000015654 memory Effects 0.000 claims abstract description 28
- 230000008569 process Effects 0.000 claims description 12
- 230000004044 response Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はコンピユーメジステムにおける割込み処理の分
野に関し、特に、複数のプロセッサを有するコンピュー
タシステムにおける割込み処理に関する。
野に関し、特に、複数のプロセッサを有するコンピュー
タシステムにおける割込み処理に関する。
複数のプロセッサを有するコンピュータシステムにおけ
る割込みを処理する方法はいくつか知られている。一般
に、割込みは、プロセッサを中断させ、後の再開を可能
にするために現在のCPU状態を待避させると共に、割
込みハンドラと呼ばれる指定ルーチンへ移行させる非同
期的又は例外的事象に対する応答として定義されれば良
い。通常、割込みは複数のクラスに割当てられ、特定の
1つのクラスは同様の装置からの割込み又は同様の方式
によ多処理しうる割込みを含む。
る割込みを処理する方法はいくつか知られている。一般
に、割込みは、プロセッサを中断させ、後の再開を可能
にするために現在のCPU状態を待避させると共に、割
込みハンドラと呼ばれる指定ルーチンへ移行させる非同
期的又は例外的事象に対する応答として定義されれば良
い。通常、割込みは複数のクラスに割当てられ、特定の
1つのクラスは同様の装置からの割込み又は同様の方式
によ多処理しうる割込みを含む。
第1の公知の方法においては、特定の1つのクラスから
の全ての割込みが特定の1つのプロセッサに割当てられ
且つそのプロセッサによ多処理される。コンピュータシ
ステム内のプロセッサ全体について均一にクラスをプロ
セッサに割当てても良く、また、全てのクラスを単一の
プロセッサに割当てても臭い。あるいは、クラスをプロ
セッサに割当てる他の何らかの組合せを利用することも
可能である。
の全ての割込みが特定の1つのプロセッサに割当てられ
且つそのプロセッサによ多処理される。コンピュータシ
ステム内のプロセッサ全体について均一にクラスをプロ
セッサに割当てても良く、また、全てのクラスを単一の
プロセッサに割当てても臭い。あるいは、クラスをプロ
セッサに割当てる他の何らかの組合せを利用することも
可能である。
第2の公知の方法では、最初にマスタープロセッサが全
ての割込み要求をサービスし、他のプロセッサに要求を
割当てるか、又はその割込みを自身でサービスする。
ての割込み要求をサービスし、他のプロセッサに要求を
割当てるか、又はその割込みを自身でサービスする。
第3の公知の方法においては、トークンがプロセッサか
らプロセッサへと供給されるラウントロピン方式でプロ
セッサが割込みをサービスする。
らプロセッサへと供給されるラウントロピン方式でプロ
セッサが割込みをサービスする。
1つのプロセッサが割込みのサービスを完了すると、ト
ークンは次のプロセッサに供給される。トークンを現在
処理中であるプロセッサは、そのプロセッサがトークン
を所有している間に発生する割込みを処理するように割
当てられる。
ークンは次のプロセッサに供給される。トークンを現在
処理中であるプロセッサは、そのプロセッサがトークン
を所有している間に発生する割込みを処理するように割
当てられる。
これらの割込み処理方法は、いずれも、効率の良い方法
で割込みを処理する一方で他のシステム処理に対する衝
撃をできる限多少なくすることを目的としている。しか
しながら、公知のどの方法においても、1つのプロセッ
サがアイドル状態を許されている間に、アイドル状態と
はならない別のプロセッサは割込みの処理を課されてい
る。たとえば、第1の方法を利用するプロセッサの場合
、割込みクラスの特定のプロセッサへの割当ては固定さ
れているので、プロセッサ1はアイドル状態にあって良
く、プロセッサ2はクラスAで発生する全ての割込みを
処理するように割当てられる。
で割込みを処理する一方で他のシステム処理に対する衝
撃をできる限多少なくすることを目的としている。しか
しながら、公知のどの方法においても、1つのプロセッ
サがアイドル状態を許されている間に、アイドル状態と
はならない別のプロセッサは割込みの処理を課されてい
る。たとえば、第1の方法を利用するプロセッサの場合
、割込みクラスの特定のプロセッサへの割当ては固定さ
れているので、プロセッサ1はアイドル状態にあって良
く、プロセッサ2はクラスAで発生する全ての割込みを
処理するように割当てられる。
クラスAで割込みが発生したとき、プロセッサ2がある
プロセスを実行しておシ、現在使用中であったとする。
プロセスを実行しておシ、現在使用中であったとする。
そのような場合には、割込みをサービスするために、プ
ロセッサ2は現在のプロセスの処理を中断しまければ表
らない。同時に、プロセッサ1はアイドル状態のままで
ある。ある所定の期間中、割込みが所定の1つのプロセ
ッサに、そのプロセッサに課された相対負荷を考慮せず
に割当てられるような割当て処理システムでは、いずれ
も上述と同様の効率の悪さが見られる。
ロセッサ2は現在のプロセスの処理を中断しまければ表
らない。同時に、プロセッサ1はアイドル状態のままで
ある。ある所定の期間中、割込みが所定の1つのプロセ
ッサに、そのプロセッサに課された相対負荷を考慮せず
に割当てられるような割当て処理システムでは、いずれ
も上述と同様の効率の悪さが見られる。
従って、ここで望まれるのは、システムの中で現在最も
使用度の低いプロセッサに割込みが割当てられる割込み
処理装置及び方法である。さらに、既に適切刃側込み処
理ルーチンをロードしているプロセッサであるという理
由から、同じクラスの割込みが同一のプロセッサに割当
てられるような装置及び方法を提供することが望ましい
。
使用度の低いプロセッサに割込みが割当てられる割込み
処理装置及び方法である。さらに、既に適切刃側込み処
理ルーチンをロードしているプロセッサであるという理
由から、同じクラスの割込みが同一のプロセッサに割当
てられるような装置及び方法を提供することが望ましい
。
複数のプロセッサを有するコンピュータシステど
ムにおいて割込みを管理する装置及びその方法を説明す
る。装置は、複数のプロセッサを対称的構成で有し、そ
れぞれの外部割込み源を並行して各プロセッサが利用可
能であるよう表コンピュータシステムと、各プロセッサ
において各側込み源を所定の優先権表しに個々にディス
エーブルする手段と、外部装置とは無関係に割込みを発
生させる手段とを具備する。補助装置はプロセッサ間の
同期プリミティブを含む。システム内の各プロセッサは
外部割込みに応答する。同期装置は1つのプロセッサが
どのプロセッサよシも早く割込みに応答するように保証
し、次に、遅れて応答したプロセッサはある時間だけそ
の割込みクラスをディスエーブルすることにより、割込
み処理のオーバヘッドから自らを解放する。プロセッサ
は、アイドル状態に入ると、割込み処理コードを命令キ
ャッシュメモリにロードさせる内部割込みを発生する。
る。装置は、複数のプロセッサを対称的構成で有し、そ
れぞれの外部割込み源を並行して各プロセッサが利用可
能であるよう表コンピュータシステムと、各プロセッサ
において各側込み源を所定の優先権表しに個々にディス
エーブルする手段と、外部装置とは無関係に割込みを発
生させる手段とを具備する。補助装置はプロセッサ間の
同期プリミティブを含む。システム内の各プロセッサは
外部割込みに応答する。同期装置は1つのプロセッサが
どのプロセッサよシも早く割込みに応答するように保証
し、次に、遅れて応答したプロセッサはある時間だけそ
の割込みクラスをディスエーブルすることにより、割込
み処理のオーバヘッドから自らを解放する。プロセッサ
は、アイドル状態に入ると、割込み処理コードを命令キ
ャッシュメモリにロードさせる内部割込みを発生する。
すなわち、アイドル状態のプロセッサは、割込み処理コ
ードが事前ロードされているために、使用中のプロセッ
サよシ速く割込みに応答する。従って、アイドル状態の
プロセッサはそれ以後の割込みをサービスするために選
択されたプロセッサになるので、システム内のプロセッ
サ全体くついて処理負荷は自ら均衡を保つことになる。
ードが事前ロードされているために、使用中のプロセッ
サよシ速く割込みに応答する。従って、アイドル状態の
プロセッサはそれ以後の割込みをサービスするために選
択されたプロセッサになるので、システム内のプロセッ
サ全体くついて処理負荷は自ら均衡を保つことになる。
割込み処理装置及びその方法を説明する。以下の説明中
、本発明を完全に理解させる九めに、装置の種類、処理
装置の数などの詳細々事項を特定して数多く挙げるが、
そのよう々特定の詳細な事項を抜きにしても本発明を実
施しうろことは当業者には自明であろう。t7’?、本
発明を不必要に複雑にしないために周知の回路、構造及
び技術を詳細に示さなかった場合もある。
、本発明を完全に理解させる九めに、装置の種類、処理
装置の数などの詳細々事項を特定して数多く挙げるが、
そのよう々特定の詳細な事項を抜きにしても本発明を実
施しうろことは当業者には自明であろう。t7’?、本
発明を不必要に複雑にしないために周知の回路、構造及
び技術を詳細に示さなかった場合もある。
本発明ハ、コンピュータシステムにおいて割込みを管理
する装置及び方法に関する。第1図に示すように、本発
明は、複数の中央処理装置(cPU)101〜103を
有し、それらのCPUが複数の装置を支援する又はプロ
セッサ110〜118に対する外部割込みを発生しうる
他の装置を支援することを第1の機能としているコンピ
ュータシステムで利用される。装置110〜11B は
複数のクラス120〜122に分割されている。
する装置及び方法に関する。第1図に示すように、本発
明は、複数の中央処理装置(cPU)101〜103を
有し、それらのCPUが複数の装置を支援する又はプロ
セッサ110〜118に対する外部割込みを発生しうる
他の装置を支援することを第1の機能としているコンピ
ュータシステムで利用される。装置110〜11B は
複数のクラス120〜122に分割されている。
好ましい実施例においては、複数のCPU101〜10
3Uカリフオルニア州サニーベールのMIP8 COM
PUTgR8,INC,製造のプロセッサを1つから4
つ具備する。装置110〜118は、ディスクドライブ
、テープドライブ及びその他の大容量記憶装置を含む第
1のクラスと、端末装置。
3Uカリフオルニア州サニーベールのMIP8 COM
PUTgR8,INC,製造のプロセッサを1つから4
つ具備する。装置110〜118は、ディスクドライブ
、テープドライブ及びその他の大容量記憶装置を含む第
1のクラスと、端末装置。
キーボード、その他のヒユーマンインタフェース装置及
び通信ポートを含む第2のクラスと、ユーザー付属の補
助装置及びプリンタ等の出力装置を含む第3のクラスの
3つのクラスに分割される。
び通信ポートを含む第2のクラスと、ユーザー付属の補
助装置及びプリンタ等の出力装置を含む第3のクラスの
3つのクラスに分割される。
本発明の装置は、複数の記憶場所132を有するメモリ
131をさらに具備する。複数の記憶場所132は、そ
れぞれ、複数の割込みクラス120〜12201つと関
連している。複数の記憶場所132は、割込みクラスが
処理のためのプロセッサに割当てられているか又は割当
てられていまいかを示す。好ましい環境では、複数の記
憶場所は1つの語の中にいくつかのビットを含む。1つ
の割込みクラスに対応するビットが1のとき、そのビッ
トは割込みクラスが割当てられてい力いことを示し、0
のときは制込みクラスが割当て済みであることを示す。
131をさらに具備する。複数の記憶場所132は、そ
れぞれ、複数の割込みクラス120〜12201つと関
連している。複数の記憶場所132は、割込みクラスが
処理のためのプロセッサに割当てられているか又は割当
てられていまいかを示す。好ましい環境では、複数の記
憶場所は1つの語の中にいくつかのビットを含む。1つ
の割込みクラスに対応するビットが1のとき、そのビッ
トは割込みクラスが割当てられてい力いことを示し、0
のときは制込みクラスが割当て済みであることを示す。
装置110〜118は割込みをCPU(プロセッサ)1
01〜103に対して断定する割込み線124を介して
CPU1G1〜103に結合されても良い。割込みクラ
スの数をNとするとき、割込み線124は8本の割込み
線から構成される。あるいは、装置110〜118をバ
スに結合し、そのバスを介して割込みを回報通信しても
良い。バスを介して割込みを回報通信する場合、コンピ
ュータシステムは、割込みクラスごとに1′s類ずつ、
合わせてN種類の回報通信を利用する。
01〜103に対して断定する割込み線124を介して
CPU1G1〜103に結合されても良い。割込みクラ
スの数をNとするとき、割込み線124は8本の割込み
線から構成される。あるいは、装置110〜118をバ
スに結合し、そのバスを介して割込みを回報通信しても
良い。バスを介して割込みを回報通信する場合、コンピ
ュータシステムは、割込みクラスごとに1′s類ずつ、
合わせてN種類の回報通信を利用する。
ここで、第4図を参照して、割込みクラス120〜12
2の装置からの割込みに応答するために本発明によ)利
用される方法を説明する。ブロック401で、装置の1
つ、たとえば第1図の装置110が割込みを断定したと
する。
2の装置からの割込みに応答するために本発明によ)利
用される方法を説明する。ブロック401で、装置の1
つ、たとえば第1図の装置110が割込みを断定したと
する。
前述のように、装置110は割込み線に割込み信号を断
定することによシ割込み、を断定するか、あるいは、シ
ステムバスを介して割込みを回報通信すれば良い。ブロ
ック402でプロセッサは割込みを受信する。
定することによシ割込み、を断定するか、あるいは、シ
ステムバスを介して割込みを回報通信すれば良い。ブロ
ック402でプロセッサは割込みを受信する。
第4図は割込みが単一のプロセッサによシ処理される場
合を示しているが、好ましい実施例においては、コンピ
ュータシステム内の全てのプロセッサ101〜103が
その割込みに応答しようとする。後述するが、割込みの
サービスを最初に開始したプロセッサは他のプロセッサ
がその割込みをサービスするのを阻止する。好ましい実
施例では、通常、システム内の1つのプロセッサがアイ
ドル状態にあるとき、アイドル状態のプロセッサは割込
みのサービスを最も早く開始するプロセッサとなる。シ
ステム内の2つ以上のプロセッサがアイドル状態にある
場合には、アイドル状態のプロセッサのいずれか1つが
先に割込みのサービスを開始スれば良い。システム内の
プロセッサがいずれもアイドル状態にない場合には、い
ずれか1つのプロセッサが先に割込みのサービスを開始
して良いが、好ましい実施例によれば、通常は最近に割
込みをサービスしたプロセッサが選択される。これは、
最近に割込みをサービスしたプロセッサの場合、そのキ
ャッシュメモリに割込みをサービスするために必要な割
込み処理コードの一部又は全てが既にロードされている
11[率が最も高いからである。
合を示しているが、好ましい実施例においては、コンピ
ュータシステム内の全てのプロセッサ101〜103が
その割込みに応答しようとする。後述するが、割込みの
サービスを最初に開始したプロセッサは他のプロセッサ
がその割込みをサービスするのを阻止する。好ましい実
施例では、通常、システム内の1つのプロセッサがアイ
ドル状態にあるとき、アイドル状態のプロセッサは割込
みのサービスを最も早く開始するプロセッサとなる。シ
ステム内の2つ以上のプロセッサがアイドル状態にある
場合には、アイドル状態のプロセッサのいずれか1つが
先に割込みのサービスを開始スれば良い。システム内の
プロセッサがいずれもアイドル状態にない場合には、い
ずれか1つのプロセッサが先に割込みのサービスを開始
して良いが、好ましい実施例によれば、通常は最近に割
込みをサービスしたプロセッサが選択される。これは、
最近に割込みをサービスしたプロセッサの場合、そのキ
ャッシュメモリに割込みをサービスするために必要な割
込み処理コードの一部又は全てが既にロードされている
11[率が最も高いからである。
プロセッサは、割込みクラスがディスエーブルされてい
るか否かを判定する。第2図を参照して簡単に説明する
と、レジスタ241及び242内の複数のマスクビット
は、好ましい実施例の各プロセッサにより、割込みクラ
スからの割込みをマスクオフする、すなわちディスエー
ブルするために利用される。第2図に関しては後にさら
に詳細に説明するが、1つの割込みクラスに対応するマ
スクビットをOにセットすると、その割込みクラスから
の割込みは有効にマスクされる。
るか否かを判定する。第2図を参照して簡単に説明する
と、レジスタ241及び242内の複数のマスクビット
は、好ましい実施例の各プロセッサにより、割込みクラ
スからの割込みをマスクオフする、すなわちディスエー
ブルするために利用される。第2図に関しては後にさら
に詳細に説明するが、1つの割込みクラスに対応するマ
スクビットをOにセットすると、その割込みクラスから
の割込みは有効にマスクされる。
割込みがディスエーブルされていれば(ブランチ403
)、プロセッサは割込みが発生したときにサービスし
ていたプロセスの処理を継続し、CpUは割込みを受信
しないように有効にブロックされる。
)、プロセッサは割込みが発生したときにサービスし
ていたプロセスの処理を継続し、CpUは割込みを受信
しないように有効にブロックされる。
割込みがディスエーブルされてい々い場合(ブランチ4
04)、プロセッサは割込みコードを実行する(ブロッ
ク405)。割込みコードは、まず、割込みクラスが別
のプロセッサによる処理のために割当て済みであるか否
かを判定する(ブロック406)。第1図に関連して説
明し九通シ、好ましい実施例では、それぞれの割込みク
ラスが現在割当て済みであるか否かを示すために複数の
記憶場所132を利用する。
04)、プロセッサは割込みコードを実行する(ブロッ
ク405)。割込みコードは、まず、割込みクラスが別
のプロセッサによる処理のために割当て済みであるか否
かを判定する(ブロック406)。第1図に関連して説
明し九通シ、好ましい実施例では、それぞれの割込みク
ラスが現在割当て済みであるか否かを示すために複数の
記憶場所132を利用する。
割込みクラスが別のプロセッサによる処理のために割当
て済みである場合(ブランチ4o7)、プロセッサは、
所定の期間だけ、その割込みクラスにおける割込みを処
理しないように自らディスエーブルする(ブロック40
8)。 好ましい実施例では、この所定の期間は複数回
分のシステムクロックサイクル時間に相当し、平均する
と5ミリ秒である。好ましい実施例においては、いかな
る場合でも、割込みクラスは10ミリ秒以内にイネーブ
ルされる。割込みクラスがディスエーブルされると、プ
ロセッサは割込みのクラスを有効に無視することができ
、プロセッサ効率は向上する。
て済みである場合(ブランチ4o7)、プロセッサは、
所定の期間だけ、その割込みクラスにおける割込みを処
理しないように自らディスエーブルする(ブロック40
8)。 好ましい実施例では、この所定の期間は複数回
分のシステムクロックサイクル時間に相当し、平均する
と5ミリ秒である。好ましい実施例においては、いかな
る場合でも、割込みクラスは10ミリ秒以内にイネーブ
ルされる。割込みクラスがディスエーブルされると、プ
ロセッサは割込みのクラスを有効に無視することができ
、プロセッサ効率は向上する。
割込みクラスが割当て済みでまいならば(ブランチ41
0)、プロセッサは割込みクラスを割当て状態にする(
ブロック411)。好ましい実施例では、プロセッサは
記憶場所132のビットを0にセットすることによル割
込みクラスを割当て済み状態にする。割込みクラスが割
当て済みであるか否かを判定するためにこれ以後に記憶
場所132をアクセスする全てのプロセッサはビットが
Oであることを知シ、割込みクラスが既に割当て済みで
あって、別のプロセッサにより処理中であると仮定する
。
0)、プロセッサは割込みクラスを割当て状態にする(
ブロック411)。好ましい実施例では、プロセッサは
記憶場所132のビットを0にセットすることによル割
込みクラスを割当て済み状態にする。割込みクラスが割
当て済みであるか否かを判定するためにこれ以後に記憶
場所132をアクセスする全てのプロセッサはビットが
Oであることを知シ、割込みクラスが既に割当て済みで
あって、別のプロセッサにより処理中であると仮定する
。
好ましい実施例のコンピュータシステムは、本発明の譲
渡人に譲渡された同時係属米国特許出願、出願番号16
1997 、出願臼1988年2月29日。
渡人に譲渡された同時係属米国特許出願、出願番号16
1997 、出願臼1988年2月29日。
名称[、oad and 5ynchrontze C
omputerArchitecture and
Process Jにさらに詳細に記載されているセマ
フォメカニズムを利用スる。セマフォメカニズムは、第
1のプロセッサが第1図の記憶場所132の中の1つを
更新しているときに、第2のプロセッサが同時にその記
憶場所をアクセスしないように保証するために利用され
る。
omputerArchitecture and
Process Jにさらに詳細に記載されているセマ
フォメカニズムを利用スる。セマフォメカニズムは、第
1のプロセッサが第1図の記憶場所132の中の1つを
更新しているときに、第2のプロセッサが同時にその記
憶場所をアクセスしないように保証するために利用され
る。
次に、プロセッサは割込みを処理する(ブロック412
)。プロセッサによる割込みの処理中のいずれかの時点
で(ブロック412)、 第2の割込みが発生したと
する。第2の割込みが発生すると、プロセッサは第1の
割込みの処理を中断され、第2の割込みに応答して第4
図のステップを実行する。第2の割込みが第1の割込み
と同じ割込みクラスのものである場合、第2の割込みは
同一のプロセッサによ多処理される。他の全てのプロセ
ッサは、それらがその割込みクラスからの割込みを処理
し表いようにディスエーブルされていることを示してい
る(ブロック403)か、あるいは、割込みクラスが割
当て済みであることを知る(ブロック406)。このよ
うにして、同じ割込みクラスの中に未処理の割込みが存
在しなく表るまで、同一のプロセッサがそのクラスの全
ての割込みをサービスし続ける。この方法では、割込み
クラスに関する割込み処理ルーチンをロードした夛、再
ロードしたシする必要が表いので、処理効率が良くなる
。
)。プロセッサによる割込みの処理中のいずれかの時点
で(ブロック412)、 第2の割込みが発生したと
する。第2の割込みが発生すると、プロセッサは第1の
割込みの処理を中断され、第2の割込みに応答して第4
図のステップを実行する。第2の割込みが第1の割込み
と同じ割込みクラスのものである場合、第2の割込みは
同一のプロセッサによ多処理される。他の全てのプロセ
ッサは、それらがその割込みクラスからの割込みを処理
し表いようにディスエーブルされていることを示してい
る(ブロック403)か、あるいは、割込みクラスが割
当て済みであることを知る(ブロック406)。このよ
うにして、同じ割込みクラスの中に未処理の割込みが存
在しなく表るまで、同一のプロセッサがそのクラスの全
ての割込みをサービスし続ける。この方法では、割込み
クラスに関する割込み処理ルーチンをロードした夛、再
ロードしたシする必要が表いので、処理効率が良くなる
。
第2の割込みの割込みクラスが第1の割込みの割込みク
ラスと同じでない場合には、その割込みは利用可能なプ
ロセッサのいずれか1つによ多処理されれば良い。
ラスと同じでない場合には、その割込みは利用可能なプ
ロセッサのいずれか1つによ多処理されれば良い。
割込みクラス中の全ての未処理割込みの処理が完了した
後、プロセッサは割込みクラスを割当て解除状態にする
(ブロック413)。
後、プロセッサは割込みクラスを割当て解除状態にする
(ブロック413)。
本発明は、アイドル状態のプロセッサのキャッシュメモ
リにそのプロセッサがアイドル状態になったときの割込
み処理コードを事前ロードすることにより、アイドル状
態のプロセッサに確実に割込みをサービスさせる。この
ようにして、アイドル状態のプロセッサは、複数のプロ
セッサの中で最も早く割込み処理コードを実行するプロ
セッサになる(ブロック406)。割込み処理コードは
まずキャッシュメモリにロードされなければならないの
で、使用中のプロセッサは割込み処理コードを実行する
までによシ長い時間を要する。従って、事前ロード済み
のプロセッサに割込みクラスが割当てられ(ブロック4
11)、その他のプロセッサはその割込みクラスが割当
て済みであることを判定しくブランチ407 )、その
クラスにおける処理をディスエーブルする(ブロック4
08)。
リにそのプロセッサがアイドル状態になったときの割込
み処理コードを事前ロードすることにより、アイドル状
態のプロセッサに確実に割込みをサービスさせる。この
ようにして、アイドル状態のプロセッサは、複数のプロ
セッサの中で最も早く割込み処理コードを実行するプロ
セッサになる(ブロック406)。割込み処理コードは
まずキャッシュメモリにロードされなければならないの
で、使用中のプロセッサは割込み処理コードを実行する
までによシ長い時間を要する。従って、事前ロード済み
のプロセッサに割込みクラスが割当てられ(ブロック4
11)、その他のプロセッサはその割込みクラスが割当
て済みであることを判定しくブランチ407 )、その
クラスにおける処理をディスエーブルする(ブロック4
08)。
第3図を参照して、割込みコードをキャッシュメモリに
事前ロードする方法を説明する。本発明の好ましい実施
例で利用されるMIPS COMPUTgR8製プロセ
ッサは、プロセッサに内部割込みを信号で報知させるこ
とができる。本発明では、プロセッサは、アイドル状態
に入るたびに内部割込みを報知する(ブロック301)
。 その結果、割込み処理コードがキャッシュメモリに
ロートサれる(ブロック302)。割込み処理コードは
このようにしてアイドル状態のプロセッサに事前ロード
される。
事前ロードする方法を説明する。本発明の好ましい実施
例で利用されるMIPS COMPUTgR8製プロセ
ッサは、プロセッサに内部割込みを信号で報知させるこ
とができる。本発明では、プロセッサは、アイドル状態
に入るたびに内部割込みを報知する(ブロック301)
。 その結果、割込み処理コードがキャッシュメモリに
ロートサれる(ブロック302)。割込み処理コードは
このようにしてアイドル状態のプロセッサに事前ロード
される。
本発明においては、アイドル状態のプロセッサに使用中
のプロセッサよシ先に、確実に割込みをサービスさせる
ために別の装置又は別の方法を採用しても差支え危いこ
とは当業者には自明であろう。
のプロセッサよシ先に、確実に割込みをサービスさせる
ために別の装置又は別の方法を採用しても差支え危いこ
とは当業者には自明であろう。
たとえば、プロセッサがアイドル状態であることを信号
により示しても良く、また、割込みを使用中のプロセッ
サに提示する前に、アイドル信号を断定しているプロセ
ッサに割込みを提示するための回路を使用しても良い。
により示しても良く、また、割込みを使用中のプロセッ
サに提示する前に、アイドル信号を断定しているプロセ
ッサに割込みを提示するための回路を使用しても良い。
第2図に関して説明する。本発明は、特定の1つのプロ
セッサによシ割込みクラスをイネーブル又はディスエー
ブルするために、割込みクラスのそれぞれに対応する複
数のマスクビット、たとえば、レジスタ241 及び2
42に記憶されるマスクビットのよう々ビットを利用す
る。第1図の相応する部分に関連して先に説明した通り
、装置210〜218によ多発生される割込みはクラス
220゜221 及び222などの割込みクラスに分類
される。1つのクラスの中のいずれかの装置、たとえば
装置210 が割込みを断定すると、割込み信号はその
クラス中のその他の割込み信号とORされ、信号線22
3,224 又は225のような割込み信号線は割込み
の断定に応答してハイになる。プロセッサ201及び2
02 などのプロセッサは、それぞれ、割込み信号線2
23,224及び225の割込み信号をほぼ同時に受信
する。
セッサによシ割込みクラスをイネーブル又はディスエー
ブルするために、割込みクラスのそれぞれに対応する複
数のマスクビット、たとえば、レジスタ241 及び2
42に記憶されるマスクビットのよう々ビットを利用す
る。第1図の相応する部分に関連して先に説明した通り
、装置210〜218によ多発生される割込みはクラス
220゜221 及び222などの割込みクラスに分類
される。1つのクラスの中のいずれかの装置、たとえば
装置210 が割込みを断定すると、割込み信号はその
クラス中のその他の割込み信号とORされ、信号線22
3,224 又は225のような割込み信号線は割込み
の断定に応答してハイになる。プロセッサ201及び2
02 などのプロセッサは、それぞれ、割込み信号線2
23,224及び225の割込み信号をほぼ同時に受信
する。
割込み信号線223,224及び225の割込み信号は
レジスタ241及び242 に記憶された対応するマス
クビットとANDされる。マスクビットがゼロであれば
、割込みはディスエーブルされ、プロセッサは割込みを
有効に無視して、その現在のプロセスの処理を継続する
。マスクビットが1であれば、プロセッサは第4図に関
して先に説明したように割込みコードをロードし且つ実
行する。
レジスタ241及び242 に記憶された対応するマス
クビットとANDされる。マスクビットがゼロであれば
、割込みはディスエーブルされ、プロセッサは割込みを
有効に無視して、その現在のプロセスの処理を継続する
。マスクビットが1であれば、プロセッサは第4図に関
して先に説明したように割込みコードをロードし且つ実
行する。
割込みが断定され、対応するマスクビットが1である場
合、プロセッサは、まず、記憶場所232の、割込みク
ラスに対応するメモリビットをアクセスする。前述のよ
うに、1は割込みクラスが割当て済みで々いことを示し
、Oは割込みクラスが割当て済みであることを示す。割
込みクラスが割当て済みであれば、プロセッサはレジス
タ241又は242で割込みクラスに対応する内部マス
クビットをゼロにセットする。とれによシ、プロセッサ
はその割込みクラスの割込みの処理を有効に無視する、
すなわちディスエーブルするととKなる。
合、プロセッサは、まず、記憶場所232の、割込みク
ラスに対応するメモリビットをアクセスする。前述のよ
うに、1は割込みクラスが割当て済みで々いことを示し
、Oは割込みクラスが割当て済みであることを示す。割
込みクラスが割当て済みであれば、プロセッサはレジス
タ241又は242で割込みクラスに対応する内部マス
クビットをゼロにセットする。とれによシ、プロセッサ
はその割込みクラスの割込みの処理を有効に無視する、
すなわちディスエーブルするととKなる。
好ましい実施例のコンピュータシステムにおける全ての
プロセッサは、約10ミリ秒ごとに、レジスタ241及
び242に記憶されたマスクビットを1にセットする。
プロセッサは、約10ミリ秒ごとに、レジスタ241及
び242に記憶されたマスクビットを1にセットする。
マスクビットのリセットによシ、プロセッサは断定中の
割込みの少なくとも10ミリ秒以内に確実に割込み処理
のために利用できる状態になる。
割込みの少なくとも10ミリ秒以内に確実に割込み処理
のために利用できる状態になる。
以上、好ましい実施例のいくつかの詳細な点を特定して
挙げながら本発明を説明したが、本発明の趣旨から逸脱
せずに多数の変形及び変更を採用しうろことは自明であ
ろう。従って、そのような変更及び変形は、全て、特許
請求の範囲によシ限定される本発明の所期の範囲に含ま
れる。複数の処理装置を有するコンピュータシステムに
おケル割込みを処理する装置及び方法を説明した。
挙げながら本発明を説明したが、本発明の趣旨から逸脱
せずに多数の変形及び変更を採用しうろことは自明であ
ろう。従って、そのような変更及び変形は、全て、特許
請求の範囲によシ限定される本発明の所期の範囲に含ま
れる。複数の処理装置を有するコンピュータシステムに
おケル割込みを処理する装置及び方法を説明した。
第1図は、本発明の装置及び方法を利用するコンピュー
タシステムを示すブロック線図、第2図は、本発明の装
置及び方法を利用するコンピュータシステムをさらに示
すブロック線図、第3図は、本発明にょシ利用可能であ
るような、プロセッサがアイドル状態に入る過程を示す
フローチャート、及び 第4図は、本発明によシ利用可能であるような、割込み
に応答する過程を示すフローチャートである。 101.102,103 ・・・拳中央処理装置(cP
U、プロセッサ)、110711B・・・・装置、12
0.121,122 ・・・・割込みクラス、124
・・・・割込み信号線、131 ・・拳・メモリ、13
2 ・・・・記憶場所、201 、202・・・・プロ
セッサ、210〜218・・・・ 装置、220.22
1.222 ・・・・割込みクラス、223.224,
225 ・・・・割込み信号線、231 ・・・・メ
モリ、232 ・・・・記憶場所、241.242
・・・・レジスタ。 O許出a人 アーデント・コンピュータ・コーポレーシ
ョン−′) 代理ノ人 山川政樹 ”1E’I6 3 7IG 4− 手続補正書(λ入つ
タシステムを示すブロック線図、第2図は、本発明の装
置及び方法を利用するコンピュータシステムをさらに示
すブロック線図、第3図は、本発明にょシ利用可能であ
るような、プロセッサがアイドル状態に入る過程を示す
フローチャート、及び 第4図は、本発明によシ利用可能であるような、割込み
に応答する過程を示すフローチャートである。 101.102,103 ・・・拳中央処理装置(cP
U、プロセッサ)、110711B・・・・装置、12
0.121,122 ・・・・割込みクラス、124
・・・・割込み信号線、131 ・・拳・メモリ、13
2 ・・・・記憶場所、201 、202・・・・プロ
セッサ、210〜218・・・・ 装置、220.22
1.222 ・・・・割込みクラス、223.224,
225 ・・・・割込み信号線、231 ・・・・メ
モリ、232 ・・・・記憶場所、241.242
・・・・レジスタ。 O許出a人 アーデント・コンピュータ・コーポレーシ
ョン−′) 代理ノ人 山川政樹 ”1E’I6 3 7IG 4− 手続補正書(λ入つ
Claims (5)
- (1)N個のプロセッサと、それぞれが前記N個のプロ
セッサのそれぞれと結合されて、前記N個のプロセッサ
のそれぞれにほぼ同時に割込みを提示する割込みを断定
するX個の装置と、前記割込みの処理を前記N個のプロ
セッサの中の1つに割当てる手段とを具備するコンピュ
ータシステムにおいて割込みを処理する装置。 - (2)コンピュータシステムにおける割込みを処理する
装置において、前記コンピュータシステムは、 それぞれが前記割込みの処理をディスエーブルする手段
を有し、前記割込みをサービスするN個のプロセッサと
; それぞれが前記N個のプロセッサのそれぞれと結合され
て、前記N個のプロセッサのそれぞれに対し前記割込み
をほぼ同時に断定し、Y個の割込みクラスに分類される
前記割込みを断定する複数の装置と; 前記N個のプロセッサのそれぞれと結合され、Y個の記
憶場所を有し、前記Y個の記憶場所は前記Y個の記憶場
所のそれぞれが前記N個のプロセッサの中の1つによる
処理のために割当てられているか否かを指示するメモリ
手段とを具備する割込装置。 - (3)複数のプロセッサを有するコンピュータシステム
における割込みを処理する方法において、前記複数のプ
ロセッサに対しほぼ同時に前記割込みを提示する過程と
; 前記プロセッサのそれぞれに関して、 (a)そのプロセッサが前記割込みを処理しないように
ディスエーブルされているか否かを判定する過程と; (b)そのプロセッサが前記割込みを処理しないように
ディスエーブルされていない場合に、前記割込みが処理
のために割当てられているか否かを判定する過程と; (c)前記割込みが処理のために割当てられていない場
合に、前記割込みが処理のために割当て済みであること
を指示し且つ前記割込みを処理する過程とから成る方法
。 - (4)複数のプロセッサと、前記プロセッサのそれぞれ
と結合されるキャッシュメモリとを具備するコンピュー
タシステムにおける割込みを処理する方法において、 前記プロセッサのそれぞれに関して、 (a)そのプロセッサがアイドル状態に入る過程と; (b)そのプロセッサがアイドル状態に入るのに応答し
て、そのプロセッサと結合される前記キャッシュメモリ
に割込み処理コードをロードする過程とから成る方法。 - (5)複数のプロセッサと、前記プロセッサのそれぞれ
と結合される複数のキャッシュメモリとを具備するコン
ピュータシステムにおける割込みを処理する方法におい
て、 前記プロセッサのそれぞれに関して、 (a)そのプロセッサがアイドル状態に入る過程と、 (b)前記アイドル状態に入るのに応答してそのプロセ
ッサに関する割込みを断定する過程と;(c)前記割込
みに応答してそのプロセッサと結合されるキャッシュメ
モリに割込み処理コードをロードする過程とから成る方
法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/194,457 US4959781A (en) | 1988-05-16 | 1988-05-16 | System for assigning interrupts to least busy processor that already loaded same class of interrupt routines |
US194457 | 1988-05-16 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0250753A true JPH0250753A (ja) | 1990-02-20 |
Family
ID=22717671
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1120626A Pending JPH0250753A (ja) | 1988-05-16 | 1989-05-16 | コンピュータにおける割込処理装置およびその方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4959781A (ja) |
JP (1) | JPH0250753A (ja) |
GB (1) | GB2219420B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007081022A1 (ja) * | 2006-01-16 | 2007-07-19 | Seiko Epson Corporation | マルチプロセッサシステム、マルチプロセッサシステムの制御方法をコンピュータに実行させるためのプログラム |
Families Citing this family (59)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5193187A (en) * | 1989-12-29 | 1993-03-09 | Supercomputer Systems Limited Partnership | Fast interrupt mechanism for interrupting processors in parallel in a multiprocessor system wherein processors are assigned process ID numbers |
US5291608A (en) * | 1990-02-13 | 1994-03-01 | International Business Machines Corporation | Display adapter event handler with rendering context manager |
EP1413946A3 (en) * | 1991-05-17 | 2005-12-21 | Packard Bell NEC, Inc. | Computer system having a reduced power control circuit |
US5581770A (en) * | 1992-06-04 | 1996-12-03 | Mitsubishi Denki Kabushiki Kaisha | Floating interruption handling system and method |
EP0602858A1 (en) * | 1992-12-18 | 1994-06-22 | International Business Machines Corporation | Apparatus and method for servicing interrupts in a multiprocessor system |
US5381541A (en) * | 1993-05-26 | 1995-01-10 | International Business Machines Corp. | Computer system having planar board with single interrupt controller and processor card with plural processors and interrupt director |
JPH0713772A (ja) * | 1993-06-29 | 1995-01-17 | Mitsubishi Electric Corp | データ処理装置 |
JPH0969047A (ja) * | 1995-09-01 | 1997-03-11 | Sony Corp | Risc型マイクロプロセッサおよび情報処理装置 |
US7266725B2 (en) | 2001-09-03 | 2007-09-04 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
DE19651075A1 (de) | 1996-12-09 | 1998-06-10 | Pact Inf Tech Gmbh | Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen |
DE19654595A1 (de) | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen |
EP1329816B1 (de) | 1996-12-27 | 2011-06-22 | Richter, Thomas | Verfahren zum selbständigen dynamischen Umladen von Datenflussprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o.dgl.) |
US6542998B1 (en) | 1997-02-08 | 2003-04-01 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable module |
US5905897A (en) * | 1997-03-20 | 1999-05-18 | Industrial Technology Research Institute | Method and apparatus for selecting a nonblocked interrupt request |
US8686549B2 (en) | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
DE19861088A1 (de) | 1997-12-22 | 2000-02-10 | Pact Inf Tech Gmbh | Verfahren zur Reparatur von integrierten Schaltkreisen |
WO2002013000A2 (de) | 2000-06-13 | 2002-02-14 | Pact Informationstechnologie Gmbh | Pipeline ct-protokolle und -kommunikation |
AU5805300A (en) | 1999-06-10 | 2001-01-02 | Pact Informationstechnologie Gmbh | Sequence partitioning in cell structures |
US8058899B2 (en) | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
US7444531B2 (en) | 2001-03-05 | 2008-10-28 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
US9250908B2 (en) | 2001-03-05 | 2016-02-02 | Pact Xpp Technologies Ag | Multi-processor bus and cache interconnection system |
US9141390B2 (en) | 2001-03-05 | 2015-09-22 | Pact Xpp Technologies Ag | Method of processing data with an array of data processors according to application ID |
US9436631B2 (en) | 2001-03-05 | 2016-09-06 | Pact Xpp Technologies Ag | Chip including memory element storing higher level memory data on a page by page basis |
US9552047B2 (en) | 2001-03-05 | 2017-01-24 | Pact Xpp Technologies Ag | Multiprocessor having runtime adjustable clock and clock dependent power supply |
US9411532B2 (en) | 2001-09-07 | 2016-08-09 | Pact Xpp Technologies Ag | Methods and systems for transferring data between a processing device and external devices |
US7844796B2 (en) | 2001-03-05 | 2010-11-30 | Martin Vorbach | Data processing device and method |
US9037807B2 (en) | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
US10031733B2 (en) | 2001-06-20 | 2018-07-24 | Scientia Sol Mentis Ag | Method for processing data |
EP2224330B1 (de) * | 2001-06-20 | 2012-05-09 | Krass, Maren | Verfahren und gerät zum partitionieren von grossen rechnerprogrammen |
US7996827B2 (en) | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
US7434191B2 (en) | 2001-09-03 | 2008-10-07 | Pact Xpp Technologies Ag | Router |
US6829667B2 (en) * | 2001-09-14 | 2004-12-07 | Intel Corporation | Method and system for improved processing of CPU intensive communications protocols by disabling per frame interrupts for an interrupt period |
US8686475B2 (en) | 2001-09-19 | 2014-04-01 | Pact Xpp Technologies Ag | Reconfigurable elements |
WO2003060747A2 (de) | 2002-01-19 | 2003-07-24 | Pact Xpp Technologies Ag | Reconfigurierbarer prozessor |
US9170812B2 (en) | 2002-03-21 | 2015-10-27 | Pact Xpp Technologies Ag | Data processing system having integrated pipelined array data processor |
US8914590B2 (en) | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
AU2003286131A1 (en) | 2002-08-07 | 2004-03-19 | Pact Xpp Technologies Ag | Method and device for processing data |
US7657861B2 (en) | 2002-08-07 | 2010-02-02 | Pact Xpp Technologies Ag | Method and device for processing data |
WO2004038599A1 (de) | 2002-09-06 | 2004-05-06 | Pact Xpp Technologies Ag | Rekonfigurierbare sequenzerstruktur |
US7281075B2 (en) * | 2003-04-24 | 2007-10-09 | International Business Machines Corporation | Virtualization of a global interrupt queue |
US7529875B2 (en) * | 2003-08-20 | 2009-05-05 | International Business Machines Corporation | Assigning interrupts for input/output (I/O) devices among nodes of a non-uniform memory access (NUMA) system |
JP4700611B2 (ja) | 2003-08-28 | 2011-06-15 | ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト | データ処理装置およびデータ処理方法 |
US7117285B2 (en) * | 2003-08-29 | 2006-10-03 | Sun Microsystems, Inc. | Method and system for efficiently directing interrupts |
US20060112208A1 (en) * | 2004-11-22 | 2006-05-25 | International Business Machines Corporation | Interrupt thresholding for SMT and multi processor systems |
JP4148223B2 (ja) * | 2005-01-28 | 2008-09-10 | セイコーエプソン株式会社 | プロセッサおよび情報処理方法 |
JP2006243865A (ja) * | 2005-03-01 | 2006-09-14 | Seiko Epson Corp | プロセッサおよび情報処理方法 |
US7162559B1 (en) * | 2005-03-08 | 2007-01-09 | Emc Corporation | System for controlling interrupts between input/output devices and central processing units |
US7694055B2 (en) * | 2005-10-15 | 2010-04-06 | International Business Machines Corporation | Directing interrupts to currently idle processors |
US7849362B2 (en) * | 2005-12-09 | 2010-12-07 | International Business Machines Corporation | Method and system of coherent design verification of inter-cluster interactions |
US9367493B2 (en) * | 2005-12-09 | 2016-06-14 | Globalfoundries Inc. | Method and system of communicating between peer processors in SoC environment |
US7711534B2 (en) * | 2005-12-09 | 2010-05-04 | International Business Machines Corporation | Method and system of design verification |
EP1974265A1 (de) | 2006-01-18 | 2008-10-01 | PACT XPP Technologies AG | Hardwaredefinitionsverfahren |
US7493436B2 (en) * | 2006-10-26 | 2009-02-17 | International Business Machines Corporation | Interrupt handling using simultaneous multi-threading |
JP5167844B2 (ja) * | 2008-02-05 | 2013-03-21 | 日本電気株式会社 | プロセッサ、電子機器、割込み制御方法及び割込み制御プログラム |
US8024504B2 (en) * | 2008-06-26 | 2011-09-20 | Microsoft Corporation | Processor interrupt determination |
US20100272811A1 (en) * | 2008-07-23 | 2010-10-28 | Alkermes,Inc. | Complex of trospium and pharmaceutical compositions thereof |
JP5322567B2 (ja) * | 2008-10-02 | 2013-10-23 | ルネサスエレクトロニクス株式会社 | データ処理システム及び半導体集積回路 |
US8312195B2 (en) * | 2010-02-18 | 2012-11-13 | Red Hat, Inc. | Managing interrupts using a preferred binding between a device generating interrupts and a CPU |
US9411624B2 (en) * | 2011-11-22 | 2016-08-09 | Red Hat Israel, Ltd. | Virtual device interrupt hinting in a virtualization system |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3421150A (en) * | 1966-08-26 | 1969-01-07 | Sperry Rand Corp | Multiprocessor interrupt directory |
US3541520A (en) * | 1967-12-18 | 1970-11-17 | Ibm | Time-sharing arrangement |
JPS5296836A (en) * | 1976-02-10 | 1977-08-15 | Toshiba Corp | Multiplex data processing system |
US4268904A (en) * | 1978-02-15 | 1981-05-19 | Tokyo Shibaura Electric Co., Ltd. | Interruption control method for multiprocessor system |
US4271468A (en) * | 1979-11-06 | 1981-06-02 | International Business Machines Corp. | Multiprocessor mechanism for handling channel interrupts |
FR2474201B1 (fr) * | 1980-01-22 | 1986-05-16 | Bull Sa | Procede et dispositif pour gerer les conflits poses par des acces multiples a un meme cache d'un systeme de traitement numerique de l'information comprenant au moins deux processus possedant chacun un cache |
EP0077328A4 (en) * | 1981-04-27 | 1985-06-26 | Textron Inc | BUS FOR SEVERAL MAIN PROCESSORS. |
GB8310003D0 (en) * | 1983-04-13 | 1983-05-18 | Gen Electric Co Plc | Input signal handling apparatus |
US4779195A (en) * | 1985-06-28 | 1988-10-18 | Hewlett-Packard Company | Interrupt system using masking register in processor for selectively establishing device eligibility to interrupt a particular processor |
JPS62243058A (ja) * | 1986-04-15 | 1987-10-23 | Fanuc Ltd | マルチプロセツサシステムの割込制御方法 |
-
1988
- 1988-05-16 US US07/194,457 patent/US4959781A/en not_active Expired - Fee Related
-
1989
- 1989-04-19 GB GB8908833A patent/GB2219420B/en not_active Expired - Fee Related
- 1989-05-16 JP JP1120626A patent/JPH0250753A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007081022A1 (ja) * | 2006-01-16 | 2007-07-19 | Seiko Epson Corporation | マルチプロセッサシステム、マルチプロセッサシステムの制御方法をコンピュータに実行させるためのプログラム |
US7979861B2 (en) | 2006-01-16 | 2011-07-12 | Seiko Epson Corporation | Multi-processor system and program for causing computer to execute controlling method of multi-processor system |
Also Published As
Publication number | Publication date |
---|---|
GB8908833D0 (en) | 1989-06-07 |
GB2219420B (en) | 1992-11-04 |
GB2219420A (en) | 1989-12-06 |
US4959781A (en) | 1990-09-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0250753A (ja) | コンピュータにおける割込処理装置およびその方法 | |
JP3570810B2 (ja) | 対称多重処理システム | |
US4914570A (en) | Process distribution and sharing system for multiple processor computer system | |
US5621897A (en) | Method and apparatus for arbitrating for a bus to enable split transaction bus protocols | |
US5099414A (en) | Interrupt handling in a multi-processor data processing system | |
US7464208B2 (en) | Method and apparatus for shared resource management in a multiprocessing system | |
US6986005B2 (en) | Low latency lock for multiprocessor computer system | |
JPH1097490A (ja) | スケーラブル対称型マルチプロセッサにおいてバス幅またはバス・プロトコルを変更せずに割り込みを分散する方法および装置 | |
JP4250207B2 (ja) | 対称多重処理システム、そのための割込制御ユニット、および対称多重処理システム内でプロセッサ割込信号を開始するための方法 | |
JPH06236344A (ja) | 複数データ転送要求間の仲裁方法と装置 | |
JPH1097509A (ja) | 対称型マルチプロセッサ・システムにおいて割り込みを分散する方法および装置 | |
JP2539352B2 (ja) | 階層型多重計算機システム | |
CA1304513C (en) | Multiple i/o bus virtual broadcast of programmed i/o instructions | |
US7216252B1 (en) | Method and apparatus for machine check abort handling in a multiprocessing system | |
US5036456A (en) | Apparatus for controlling concurrent operations of a system control unit including activity register circuitry | |
US5953535A (en) | Using intelligent bus bridges with pico-code to service interrupts and improve interrupt response | |
JPH08292932A (ja) | マルチプロセッサシステムおよびマルチプロセッサシステムにおいてタスクを実行する方法 | |
US5826045A (en) | Arbitration parking apparatus and method for a split transaction bus in a multiprocessor computer system | |
JP3227069B2 (ja) | 入出力処理システム | |
JPH05324569A (ja) | 割り込み制御方式 | |
JPH09223032A (ja) | 資源ロック制御機構 | |
JP2947195B2 (ja) | 割り込みマスク制御方式 | |
US20220398125A1 (en) | Techniques for handling escalation of interrupts in a data processing system | |
GB2030331A (en) | Real-time Data Processing System for Processing Time Period Commands | |
JPH01305461A (ja) | バス使用権制御方式 |