JPH1097490A - スケーラブル対称型マルチプロセッサにおいてバス幅またはバス・プロトコルを変更せずに割り込みを分散する方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 対称型マルチプロセッシング・システムにお
いて、バス・エージェントに指定された複数の分散割り
込みコントローラを支援する方法および装置を提供す
る。 【解決手段】 本方法は、固有の識別番号を各バス・エ
ージェントに割り当てるステップと、バス・エージェン
トからのバス要求を４本のデータ・ラインを通じて４つ
毎のグループとして受け取るステップと、要求元のバス
・エージェントから選択した１つにバス所有権を付与す
るステップとを含む。本装置は、固有の識別番号を各バ
ス・エージェントに割り当てる構造と、バス・エージェ
ントからのバス要求を４つ毎のグループとして受け取る
ための４本のデータ・ラインと、要求元のバス・エージ
ェントから選択した１つにバス所有権を付与する構造と
を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ・シ
ステムに関し、更に特定すれば、スケーラブル対称型マ
ルチプロセッサ・システム（scalable symmetric multi
processor system）において割り込みを分散する方法お
よび装置に関するものである。

【０００２】尚、同時に出願した「対称マルチプロセッ
サ・システムにおいて割り込みを分散する方法及び装置
（METHOD AND APPARATUS FOR DISTRIBUTING INTERRUPTS
INA SYMMETRIC MULTIPROCESSOR SYSTEM）」と題する、
同時に譲渡された米国特許出願もこの言及によって本願
に含むものとする。

【０００３】

【従来の技術】対称型マルチプロセッシング（「ＳＭ
Ｐ」）システムが今日のハイエンド・パーソナル・コン
ピュータ（「ＰＣ」）およびサーバに出現したことによ
り、この拡張されたシステム構造において最適な処理性
能を達成する新たな設計手法に対する必要性が生じるこ
ととなった。マルチプロセッサ・システムの開発におけ
る最も重要な課題にはマルチプロセッサの使用が可能な
バス（「ＭＰバス」）の設計、ならびにＳＭＰに対処可
能な割り込みコントローラ（SMP-aware interruptcontr
oller）による割り込みのチャネリング（channeling）
および処理が含まれる。当技術では理解されているが、
ＭＰバスは複数のプロセッシング・ユニットに対して働
き、システムの主メモリおよびその他の構成要素へのア
クセスを提供する。

【０００４】従来、マルチプロセッシング・システムと
は１つ以上のプロセッサを有し、典型的に、ハイエンド
・ワークステーション又はファイル・サーバとしての使
用に設計されたものであった。かかるシステムは高性能
バス、巨大容量のエラー訂正メモリ、安価なディスクの
冗長アレイ（ＲＡＩＤ：redundant array of inexpensi
ve disk）ドライブ・システム、ボトルネックを減少さ
せた先進のシステム・アーキテクチャ、及び多数の電源
のような冗長構造を含むことができる。

【０００５】最も一般的な意味では、マルチプロセッシ
ングは複数のプロセッサを用いて計算タスクを実行する
ことと定義されている。この用語は、異なる場所にある
１組のネットワーク構成のコンピュータ、または数個の
プロセッサを内蔵した単一のシステムにも適用すること
ができる。しかしながら、公知のように、この用語は単
一の密閉されたものの中に２つ以上のプロセッサをリン
クさせ内蔵したアーキテクチャを記述する際にも頻繁に
用いられている。更に、単に複数のプロセッサがあるで
けではマルチプロセッシングは行われない。例えば、ラ
ック内にＰＣＳのスタックを有することはマルチプロセ
ッシングに該当しない。同様に、１つ以上の「スタンバ
イ」状態にあるプロセッサを有するサーバもマルチプロ
セッシングに該当しない。したがって、「マルチプロセ
ッシング」という用語は、２つ以上のプロセッサが協同
してあるタスクまたは１組のタスクに作用しているとき
にのみ適用される。

【０００６】マルチプロセッシングの基本的な命題には
多くの変形がある。通常、この相違は、種々のプロセッ
サがどのように独立して動作するのか、およびこれらプ
ロセッサ間の処理負荷（workload）をどのようにして分
配（分散）するかに関係する。疎結合マルチプロセッシ
ング（loosely-coupled multiprocessing）では、複数
のプロセッサが関連するタスクを実行するが、それらは
あたかも単体のプロセッサであるかのようにタスクを実
行する。各プロセッサはそれのメモリを有し、それ自体
の大容量記憶装置でさえ有する場合もある。更に、各プ
ロセッサは、典型的に、オペレーティング・システムの
それ自身のコピーを実行し、ローカル・エリア・ネット
ワーク上で通信する装置と全く同様に、メッセージ受け
渡し方式（message-passing scheme）を通じて他のプロ
セッサまたはプロセッサ群と通信する。疎結合マルチプ
ロセッシングは、メインフレームおよびミニコンピュー
タにおいて広く用いられているが、これを行うためのソ
フトウエアはハードウエアの設計に非常に密接に結び付
けられている。この理由のため、ソフトウエア販売業者
の支援が得られず、ＰＣサーバには広く用いられていな
い。

【０００７】密結合マルチプロセッシングでは、対照的
に、プロセッサの動作はより密接に統合化されている。
これらは、通常メモリを共有し、共有キャッシュですら
有する場合もある。プロセッサは互いに同一でなくても
よく、更に同様のタスクを実行してもしなくてもよい。
しかしながら、これらは通常、大容量記憶装置や入力／
出力（「Ｉ／Ｏ」）のような他のシステム資源を共有す
る。更に、各プロセッサ毎にオペレーティング・システ
ムの別個のコピーを用いる代わりに、これらは通常単一
のコピーを実行し、オペレーティング・システムがプロ
セッサ間のタスク調整を処理する。システム資源の共有
は密結合マルチプロセッシングのコスト低下をもたらす
ので、ネットワーク・サーバでは支配的なマルチプロセ
ッサ・アーキテクチャとなっている。

【０００８】密結合マルチプロセッシング・システム用
ハードウエア・アーキテクチャは、更に、２つの広いカ
テゴリにに分割することができる。対称型マルチプロセ
ッサ・システムでは、メモリやディスク入出力のような
システム資源は当該システム内の全マイクロプロセッサ
によって共有される。処理負荷は利用可能なプロセッサ
に均等に分散されるので、１つのプロセッサに特定のタ
スクがロードされている間、別のプロセッサがアイドル
状態にあるということはない。ＳＭＰシステムの処理能
力は、少なくとも理論的には、プロセッサ・ユニットを
多く追加する程に全てのタスクに対して向上する。この
高く望まれている設計目標をスケーラビリティ(scalabi
lity）と呼ぶ。

【０００９】非対称型プロセッサ・システムでは、タス
クおよびシステム資源が異なるプロセッサ・ユニットに
よって管理される。例えば、１つのプロセッサ・ユニッ
トがＩ／Ｏを処理し、別のプロセッサがネットワーク・
オペレーティング・システム（「ＮＯＳ」）・タスクを
処理することができる。非対称型マルチプロセッサ・シ
ステムは処理負荷の均衡化を行わないことは容易に理解
できよう。したがって、あるタスクを処理しているプロ
セッサが過剰動作状態にあり得る間、別のユニットはア
イドル状態であるということも想像し難くない。

【００１０】更に、ＳＭＰシステムのカテゴリ内におい
ても、キャッシュ・メモリの実施方法に基づいて２つの
サブカテゴリがあることを指摘することができる。処理
能力が低い方のサブカテゴリは「共有キャッシュ」マル
チプロセッシングを含み、処理能力が高い方のサブカテ
ゴリは「専用キャッシュ」マルチプロセッシングとして
知られているものを含む。専用キャッシュ・マルチプロ
セッシングでは、あらゆるプロセッサがそれ自体の「レ
ベル１」のオンチップ・メモリに加えて、専用の「レベ
ル２」のオフチップ・メモリ・キャッシュ（プロセッサ
毎に１つ）を有する。これらのキャッシュは、ＭＰ環境
において、プロセッサ−メモリ間のインタラクションを
高速化する。一方、共有キャッシュ・マルチプロセッシ
ングではプロセッサは単一の「レベル２」キャッシュを
共有する。典型的に、共有キャッシュ・アーキテクチャ
は専用キャッシュ・アーキテクチャよりも提供するスケ
ーラビリティが低い。

【００１１】以上簡単に述べたように、最も重要な設計
上の課題の１つは、いずれの広いマルチプロセッシング
・カテゴリにおいても割り込みのルーティング（routin
g）および処理である。従来、割り込みコントローラが
ＭＰシステムにおける割り込み源から割り込み宛先への
割り込みの配信を担っていた。割り込みは、少なくとも
１つのプロセッサの対処を必要とする或る状態が、シス
テム内のどこかに存在することを示すイベントとして一
般化することができる。割り込みに応答してプロセッサ
が取る行為のことを、一般的に、割り込みに「応ずる
（servicing）」または割り込みを「処理する（handlin
g）」と呼んでいる。

【００１２】ＳＭＰシステムでは、各割り込みは、他の
ものと区別するためのアイデンティティを有する。この
アイデンティティのことを、一般的に、割り込みの「ベ
クトル」と呼んでいる。ベクトルは割り込み処理を行う
プロセッサまたはプロセッサ群に当該割り込みのための
適切なハンドラ（handler）を発見させる。プロセッサ
が割り込みを受け入れたとき、プロセッサはベクトルを
用いてその割り込みテーブル内のハンドラのエントリ・
ポイントの位置を突き止める。加えて、各割り込みは割
り込み優先度を有する場合もあり、処理側プロセッサの
他の処理中のアクティビティまたはタスクとの関係にお
いて、割り込みに応ずるべき適切な時点を決定する。

【００１３】通常、割り込みコントローラは、ＭＰシス
テムにおいて割り込みをそれらの適切な宛先に配信する
ために２つの割り込み分散モードを利用可能である。指
定配信モード（directed delivery mode）（「静的」配
信）では、割り込みは無条件で、割り込みと共に供給さ
れる宛先情報に一致する特定のプロセッサに配信され
る。分散配信モード（distributed delivery mode）
（「動的」配信）では、特定の割り込み源からの割り込
みイベントは宛先フィールド値によって指定されるプロ
セッサ群の間で分散される。

【００１４】以上のことから、スケーラブルＭＰシステ
ムにおいて種々のプロセッサ間で割り込み負荷の均衡を
取ることは非常に望ましい目的であることが認められよ
う。しかしながら、当技術ではよく理解されているよう
に、システム設計者の予測からは、これは達成が困難な
目的である。アーキテクチャの観点から、ＳＭＰ環境に
おいて割り込みをそれらの宛先に配信するためには２種
類の解決策がある。一方の解決策では、例えば、ホスト
・バスと周辺コンポーネント相互接続（「ＰＣＩ」）バ
スのようなシステム・バスとの間に集中割り込みコント
ローラを設け、割り込みをそれらの割り込み源から受け
取り、指定モードまたは分散モードのいずれかにおいて
その割り込みを各宛先に向かわせる（routing）。更
に、この種の解決策では、典型的に、所定のビット長の
カウンタが各プロセッシング・ユニット内に設けられて
いる。カウンタ・サイズは、特定のプロセッシング・ユ
ニットに対応してタスク優先度レジスタに付加される。
タスク優先度レジスタの内容およびそれに付加されるカ
ウンタ・サイズを用いて当該プロセッシング・ユニット
に対する全体的な優先度レベルを判定する。Ｉ／Ｏ割り
込みがこのプロセッシング・ユニットにディスパッチさ
れると、通常ラップアラウンド（wraparound）・オプシ
ョンを用いてこのプロセッシング・ユニットと連動する
カウンタが増分される。

【００１５】第２の解決策は、分散割り込み制御方式を
提案する。この方式では、１つの割り込みコントローラ
が、例えば、Ｉ／Ｏ割り込みのルーティングのようなグ
ローバル又はシステム・レベルの機能を引き受け、そし
て、対応するプロセッシング・ユニットと連動する複数
のローカル割り込みコントローラの各々が、例えば、プ
ロセッサ間割り込み（interprocessor interrupt）のよ
うなローカル機能を制御する。これら２種類のクラスの
割り込みコントローラは、別個のバスを通じて通信する
ことができ、システム全体において割り込み源からの割
り込みを割り込みの宛先に配信する役割を一括して担っ
ている。

【００１６】

【発明が解決しようとする課題】上述の解決策は、双方
の種類ともいくつかの欠点があることが知られている。
例えば、前述の集中割り込みコントローラ方式では、カ
ウンタの幅がシステムに許されるプロセッサの最大数に
よって異なり、この幅がプロセッサのタスク優先度レジ
スタに付加されるので、割り込みの配信に選択されたプ
ロセッサがリストされたプロセッサ中の実際に最低の優
先度を有する、即ち、それが最も余裕があるユニットで
あるこという保証はない。加えて、この方式は集中割り
込みコントローラのホスト・バスおよびシステム・バス
への結合を必要とするので、割り込みメッセージが双方
のバス上で貴重な帯域を浪費し、それによってシステム
全体の性能に負の影響を与えることになる。更に、集中
方式のスケーラビリティはプロセッサをシステムに追加
するに連れて低下する。

【００１７】一方、分散型アーキテクチャはいくつかの
利点があるが、現行の分散割り込みコントローラによる
解決案も、選択されたプロセッサが本当に最も優先度が
低いプロセッサであることを保証することができない。
何故なら、通常、空いている割り込みスロットを有する
ローカル割り込みコントローラのみが、優先度が最低の
アービトレーション（仲裁）に含まれることを要求され
るからである。したがって、選択されたプロセッサは少
なくとも１つの利用可能な割り込みスロットを有する１
プロセッサに過ぎず、最高の優先度を有する可能性もあ
る。

【００１８】これら及びその他の欠点を克服する分散型
割り込みコントローラによる解決策が、先に引用した
「対称マルチプロセッサにおいて割り込みを分散する方
法及び装置（“METHOD AND APPARATUS FOR DISTRIBUTIN
G INTERRPTS IN A SYMMETRIC MULTIPROCESSOR SYSTE
M"）」と題する、本願と同時に出願され、本願と共に譲
渡された米国特許出願に詳細に記載されている。しかし
ながら、この引用した特許出願は、分散割り込みコント
ローラ・システムにおいて、バス幅またはバス・プロト
コルを変更することなく、典型的にデジタル構造には好
ましいアーキテクチャである４つのプロセッサをセット
とした多数のセットから成る多数のプロセッサを支援す
るスケーラブル方式のためのバス仲裁については記載し
ていない。

【００１９】したがって、バス幅またはバス・プロトコ
ルを変更することなく、４つ以上のプロセッサの内の現
タスク優先度が最も低いプロセッサへの均衡の取れた割
り込みの配信を保証し、スケーラブルＭＰコンパチブル
の割り込みコントローラ方式を提供するコスト効率的な
解決策が必要とされていることは容易に理解されるであ
ろう。更に、かかる方式が、現業界のアーキテクチャと
互換性があり、相互動作性および相互交換性を最大限高
めることができれば有益であろう。以下に記載し特許請
求する本発明はこれらおよびその他の目的を達成する方
法および装置を提供するものである。

【００２０】

【課題を解決するための手段】対称型マルチプロセッシ
ング・システムにおいて、バス・エージェントとして指
定された複数の分散割り込みコントローラを支援する方
法を提供する。この方法は、固有の識別番号を各バス・
エージェントに割り当てるステップと、４つのグループ
において４本のデータ・ラインを通じてバス・エージェ
ントからバス要求を受け取るステップと、要求元のバス
・エージェントから選択した１つにバス所有権を付与
（許可）するステップとから成る。

【００２１】また、対称型マルチプロセッシング・シス
テムにおいて、バス・エージェントとして指定された複
数の分散割り込みコントローラを支援するコンピュータ
・システムを提供する。このコンピュータ・システム
は、固有の識別番号を各バス・エージェントに割り当て
る構造と、４つのグループにおいてバス・エージェント
からのバス要求を受け取る４本のデータ・ラインと、要
求元のバス・エージェントから選択した１つにバス所有
権を付与する構造とを含む。

【００２２】現時点での好適な実施例の一態様におい
て、本発明は、各々対応するバス・エージェントと通信
する１つ以上のプロセッシング・ユニットと、内部仲裁
ポインタを有するマスタ・アービタとを含み、バス・エ
ージェントとマスタ・アービタとがプログラマブル割り
込みコントローラ・バス上に配されている構成のコンピ
ュータ・システムにおいて、バス制御要求の仲裁を行う
方法を提供する。この方法は、内部仲裁ポインタの内容
を初期化するステップと、各バス・エージェントによっ
てバス制御要求信号をアサートするステップであって、
４つ以上のバス・エージェントがリストされている場
合、４つ毎のグループとして実行されるアサートするス
テップと、仲裁プロトコルに基づいてマスタ・アービタ
によってバス・エージェントを選択し、選択したバス・
エージェントによってバス・メッセージを送信し、内部
仲裁ポインタを更新して選択したバス・エージェントを
指し示すようにするステップとから成る。

【００２３】別の態様では、本発明は、各々キャッシュ
・メモリ・ユニットと通信する１つ以上のプロセッシン
グ・ユニットを含む構成のコンピュータ・システムを提
供する。このコンピュータ・システムは、１つ以上のロ
ーカル・プログラマブル割り込みコントローラであっ
て、各々プログラマブル割り込みコントローラ・バス上
に配置されているローカル・プログラマブル割り込みコ
ントローラと、同様にプログラマブル割り込みコントロ
ーラ・バス上に配置されている少なくとも１つの中央プ
ログラマブル割り込みコントローラとを備える。ローカ
ル・プログラマブル割り込みコントローラの各々は、現
タスク優先度レジスタと、プロセッサ間割り込みコマン
ド・ポートと、自己識別レジスタ（who-am-i registe
r、フーアムアイ・レジスタ）と、割り込み承認（アク
ノレッジ）レジスタと、割り込み終了レジスタと、第１
のローカル・タイマと、第２のローカル・タイマとを備
える。更に、中央プログラマブル割り込みコントローラ
は、少なくとも１つの特徴報告レジスタと、少なくとも
１つのグローバル・コンフィギュレーション・レジスタ
と、少なくとも１つのベンダー特定的（vendor-specifi
c）レジスタと、ベンダ識別レジスタと、プロセッサ初
期化レジスタと、少なくとも１つのプロセッサ間割り込
みベクトル優先度レジスタと、擬似ベクトル（spurious
-vector、スプリアスベクトル）・レジスタと、少なく
とも１つのグローバル・タイマ・レジスタと、少なくと
も１つの割り込み源レジスタとを備える。また、本発明
の例示的コンピュータ・システムは、キャッシュ・メモ
リ・ユニット間に配置され、それらの間に通信経路を設
けるホスト・バスと、第１のバス間ブリッジを介してホ
スト・バスに結合された第１のシステム・バスと、第２
のバス間ブリッジを介して第１システム・バスに結合さ
れた第２システム・バスとを含む。また、標準的な８２
５９Ａコンパチブル割り込みコントローラを第２のシス
テム・バス上に設け、起動給電開始（start-up powr-o
n）コンパチビリティを含ませるようにしてもよい。加
えて、プログラマブル割り込みコントローラ・バスは、
６本の導電性伝送ラインと、１つのクロック・ライン
と、１本の制御ラインと、４本のデータ・ラインとを備
える。更に別の実施例では、ローカル・プログラマブル
割り込みコントローラの各々は、それに対応するプロセ
ッシング・ユニットと一体化することも可能である。

【００２４】更に別の態様では、本発明は、中央割り込
みコントローラに位置するマスタ・アービタと１つ以上
のバス・エージェントとを含み、中央割り込みコントロ
ーラおよびバス・エージェントがプログラマブル割り込
みコントローラ・バス上に配置されている構成のスケー
ラブル・マルチプロセッサ・コンピュータ・システムに
おいて割り込みを配信する方法を含む。この方法は、割
り込みの存在を判定するステップと、プログラマブル割
り込みコントロール・バスの制御を獲得するステップ
と、割り込みが指定配信割り込みであるか否かについて
のステータスを判定するステップと、ステータスを判定
するステップに応答して割り込みが指定配信割り込みで
あると判定された場合、割り込みを予め指定されている
プロセッサに配信するステップと、そうでない場合に、
その現タスク優先度レジスタにおいて最低値を有するユ
ニットを選択するステップと、選択するステップに応答
して割り込みを配信するステップとを備える。

【００２５】更に別の実施例では、制御獲得ステップ
は、更に、バス・エージェントによりバス要求信号をア
サートするステップと、マスタ・アービタによってバス
・エージェントを選択するステップであって、このバス
・エージェントは内部仲裁ポインタによって指し示され
る、ステップと、選択されたバス・エージェントによっ
てバス・メッセージを送信するステップと、仲裁ポイン
タの内容をラップアラウンドによって増分するステップ
とを備える。

【００２６】更に別の実施例では、選択するステップ
は、更に、マスタ・アービタによって分散割り込みコマ
ンドを、リストされたバス・エージェントに送るステッ
プと、分散割り込みコマンドに応答して、リストされた
バス・エージェントによって、現タスク優先度レベル・
データをプログラマブル割り込みコントローラ・バス上
にシリアルに送信するステップと、リストされているバ
ス・エージェントのどれが最低の現タスク優先度レベル
を有するかを判定するステップとを備える。本発明のこ
の実施例では、更に、最低の現タスク優先度レベルを有
するのが１つのバス・エージェントのみである場合、そ
のバス・エージェントを選択し、割り込みをそれに配信
し、その他の場合、その割り込み配信に対する割り込み
に以前に応じたことがあるバス・エージェントを選択す
る。更にまた本発明のこの実施例では、以前にその割り
込みに応じたバス・エージェントがない場合、最低のバ
ス識別値を有するバス・エージェントを配信のために選
択する。

【００２７】

【発明の実施の形態】これより図面を参照しながら本発
明の実施例について説明するが、同様のエレメントまた
は類似のエレメントには全図面を通して同一の参照番号
を付してある。また、図示する種々のエレメントは必ず
しも同一の拡縮率で描かれているわけではない。具体的
に図１を参照すると、集中割り込みコントローラ１１２
を有する従来のマルチプロセッサ・コンピュータ・シス
テムのブロック図が示されている。マルチプロセッサ・
コンピュータ・システムは複数のプロセッシング・ユニ
ット（プロセッサ）から成り、その内２つを図示し、Ｃ
ＰＵ１、ＣＰＵ２と命名し、更にそれぞれ参照番号１０
５、１０６で示している。

【００２８】プロセッサ１０５、１０６の各々は、それ
ぞれ参照番号１０７および１０８で示す対応するキャッ
シュ・メモリ・ユニットに結合されている。システム・
メモリ１０９はホスト・バス１１０を介してプロセッサ
／キャッシュ結合ユニットと通信する。集中割り込みコ
ントローラ（「ＣＩＣ」と命名する）がホスト・バス１
１０および周辺コンポーネント相互接続バスのような第
１のシステム・バス１１３に接続されている。第１のシ
ステム・バス１１３は、第１のバス間ブリッジを介して
ホスト・バス１１０にブリッジされている。第１のバス
間ブリッジのことをＰＣＩブリッジと命名し、参照番号
１１１で示す。

【００２９】引き続き図１を参照する。第１のシステム
・バス１１３は第２のバス間ブリッジを介して業界標準
アーキテクチャ（「ＩＳＡ」）バスのような第２のシス
テム・バス１１５にもブリッジされている。第２のバス
間ブリッジのことをＰＣＩ／ＩＳＡブリッジと命名し、
参照番号１１４で示す。第１のシステム・バス１１３上
には第１の複数のＩ／Ｏ装置が配置されており、それら
Ｉ／Ｏ装置の１つを参照番号１２０で示す。この装置は
Ｉ／Ｏ割り込み源として機能することができる。ここに
示すように、これらＩ／Ｏ装置の各々は、例えば、ＩＲ
Ｑライン１２１のようなそれ自体のＩＲＱラインを介し
て、ＣＩＣ１１２に接続されている。

【００３０】更に図１の参照を続ける。第２のシステム
・バス１１５上には第２のＩ／Ｏブロック１１６と、従
来の８２５９割り込みコントローラ１１７とが配置され
ている。第２のＩ／Ｏブロック１１６もマルチプロセッ
サ・コンピュータ・システムに対して割り込み源として
機能することができる。８２５９割り込みコントローラ
１１７からの出力はＩＲＱライン１１９を通じてＣＩＣ
１１２に接続され、起動処理のための通過モード（pass
-through mode）をイネーブルする。

【００３１】通常の動作では、パワー・オン・リセット
の後、従来のＣＩＣ１１２がデフォルトで８２５９通過
モードに設定する。このモードでは、８２５９割り込み
要求出力が直接にＣＩＣ１１２を通じて単一の予め選択
されているプロセッサの割り込み要求入力ラインに渡さ
れ、ＣＩＣ１１２は本質的にディスエーブルされる。Ｓ
ＭＰ動作の間、８２５９通過モードがディスエーブルさ
れ、ＣＩＣ１１２は全てのシステム割り込みイベントを
分散する。これについては以下に説明する。

【００３２】各プロセッサ、例えばＣＰＵ１ １０５に
は、代表的な４プロセッサ実施形態では２ビット・カウ
ンタ（図示せず）が設けられている。このカウンタは０
０、０１、１０または１１に初期設定される。これら２
ビットカウンタの各々は、例えばＣＰＵ１ １０５のよ
うな各プロセッサと関連する４ビットのタスク優先度レ
ジスタ（図示せず）に付加される。従って、各プロセッ
サは本質的に６ビットの内部優先度レベルを有し、容易
にわかるように、４ビットのタスク優先度レジスタ全て
が同じ優先度データを有していても、４つのプロセッサ
の各々は異なる６ビットの内部優先度レベルを有するこ
とになる。Ｉ／Ｏ割り込みがこれらのプロセッサのいず
れかに対してディスパッチされると、各プロセッサの２
ビット・カウンタは１だけ増分する（または、必要であ
ればラップアラウンドが行われる）。このため、そのカ
ウンタが増分する前は最低の６ビット内部優先度レベル
を有していたプロセッサは、増分処理後は、その優先度
が最低値ではなくなる。

【００３３】先に述べたように、この実施態様では、選
択されたプロセッサが最低の４ビット優先度レベルを有
することを保証できない。加えて、このシステムではホ
スト・バス１１０および第１のシステム・バス１１３双
方にＣＩＣ１１２を取り付ける必要があるので、割り込
みメッセージが双方のバス上で混雑を起こし、バス帯域
を浪費することになる。容易に理解されるであろうが、
システム内のプロセッサ数を増加させても、割り込み制
御のためのバス・トラフィックが単に状況を悪化させる
だけであり、このためにシステムのスケーラビリティの
低下を招く。

【００３４】次に図２を参照すると、図１を参照してこ
れまで説明してきた集中割り込みコントローラを有する
従来のマイクロプロセッサ・コンピュータ・システムの
第２実施例のブロック図が示されている。本質的に、図
２の実施例は図１に示した実施例と非常に類似している
ことがわかる。しかしながら、ＣＩＣ１１２はシステム
・ロジック・チップセット２０５に一体化され、ホスト
・バス１１０及び第１のシステム・バス１１３双方に対
する内部接続機能を有するようにしてある。この実施例
は図１の実施例に対しては、例えば、低コスト化やピン
数の減少といったある程度の利点を提供するが、それで
もなお、例えば、先に論じたホスト／システム・バスの
浪費および輻輳、選択されたプロセッサの優先度におけ
る不確実性、及び最適とは言えないスケーラビリティと
いうような欠点が残っている。

【００３５】図３は、分散割り込み制御方式を有するス
ケーラブル・マルチプロセッサ・コンピュータ・システ
ムを対象とする本発明の第１の実施例のブロック図を示
す。この例示的マルチプロセッサ・コンピュータ・シス
テムは１つ以上のプロセッサを有するが、その内の２つ
をＣＰＵ１０５およびＣＰＵ１０６と命名し、この参照
番号で示すことにする。各プロセッサ、例えば、ＣＰＵ
１０５またはＣＰＵ１０６は対応するローカル・プログ
ラマブル割り込みコントローラ、例えば、ＬＯＰＩＣ３
０５またはＬＯＰＩＣ３０６にそれぞれ結合されてい
る。本発明の教示によれば、各ＬＯＰＩＣはそれに対応
するプロセッサと割り込み配信プロトコルを処理する。
また、ＬＯＰＩＣは、プロセッサの内部レジスタへのア
クセス、プロセッサ間の割り込み（「ＩＰＩ」）および
遠隔アクセスの処理も行う。加えて、各ＬＯＰＩＣはハ
ードウエアまたはソフトウエアによってディスエーブル
することができる。各ＬＯＰＩＣは、起動通過モード
（start-up pass-through mode）機能のために、標準的
な８２５９Ａコンパチブル割り込みコントローラ（この
図には示されていない）と共に用いることもできる。本
好適実施例では、各ＬＯＰＩＣは２つのローカル・タイ
マ（図示せず）を内蔵しており、システム・ソフトウエ
アがシステムの処理能力の監視や診断の目的にこれらの
タイマを用いる。更に、各ＬＯＰＩＣは、書き込みを行
うとＩＰＩが１つ以上のプロセッサに送られることにな
るプロセッサ間割り込みコマンド・ポート（図示せず）
と、各プロセッサの現タスク優先度を設定するために用
いられる現タスク優先度レジスタ（「ＣＴＰＲ」）とを
含む。タスク優先度は現在実行中のタスクの相対的な重
要度を示す。この実施例では０ないし１５の優先度レベ
ルが実施される。

【００３６】引き続き図３を参照すると、各ＬＯＰＩ
Ｃ、例えば、ＬＯＰＩＣ３０５は各プロセッサ、例え
ば、ＣＰＵ１０５に、当該プロセッサのＩＤ値を判定さ
せる機構を与える自己識別レジスタ（who-am-i registe
r）を更に含む。この値を用いて、割り込みを配信する
ために用いられる宛先マスクの値を判定することができ
る。また、ＬＯＰＩＣ３０５は割り込み承認レジスタ
と、割り込み終了（「ＥＯＩ」）レジスタも含む。割り
込み終了レジスタにゼロを書き込むと、関連するプロセ
ッサに対する現在進行中の割り込みの処理終了を通知す
ることになる。

【００３７】図８はＬＯＰＩＣ３０５およびその内容の
一実施例を示す。この内容は、従来通りに実施しかつ相
互接続することにより、本発明の実施例におけるＬＯＰ
ＩＣ機能の実行を可能にする。

【００３８】再び図３を参照すると、各プロセッサ、例
えば、ＣＰＵ１０５は連動するキャッシュ・メモリ・ユ
ニット、例えば、キャッシュ１０７とデータ通信を行
う。例えば、キャッシュＲＡＭ３０７およびキャッシュ
ＲＡＭ３０８のような二次キャッシュがあってもよく、
これはデータ経路３０９を通じて主メモリ３１３に接続
される。キャッシュ１０７およびキャッシュ１０８は電
気的にホスト・バス１１０に接続され、ホスト・バス１
１０は、第１のバス間ブリッジ、即ち、ブリッジ３２０
を介してＰＣＩバスのような第１のシステム・バス１１
３にブリッジされている。図３には示していないが、第
２のシステム・バス、例えば、ＥＩＳＡまたはＩＳＡバ
スを適切なバス間ブリッジを介してバス１１３にブリッ
ジしてもよいことは理解されるであろう。

【００３９】更に引き続き図３を参照する。各ＬＯＰＩ
Ｃ、例えば、ＬＯＰＩＣ３０５またはＬＯＰＩＣ３０６
はプログラマブル割り込みコントローラ・バス３１１を
介して中央プログラマブル割り込みコントローラＣＯＰ
ＩＣ３１２に接続されている。本実施例では１つのＣＯ
ＰＩＣ３１２が示されているだけであるが、本発明の教
示にしたがって構築されるシステムには、複数の中央プ
ログラマブル割り込みコントローラが使用され得ること
は、本実施例を参照することにより容易に理解できよ
う。ＳＭＰ環境では、複数のＬＯＰＩＣおよびＣＯＰＩ
Ｃユニットが共に動作し、システム全体を通じて割り込
み源から割り込み宛先への割り込みの配信を集合的に担
っている。ＣＯＰＩＣ３１２は複数のＩ／Ｏ割り込み源
（図示せず）に接続され、Ｉ／Ｏ割り込みルーティン
グ、割り込みのマスキングおよびバス仲裁というような
機能を与える。ＣＯＰＩＣ３１２の本好適実施例は、特
徴報告レジスタ、グローバル・コンフィギュレーション
・レジスタ、ベンダー特定的レジスタ、ベンダー識別レ
ジスタ、プロセッサ初期化レジスタ、ＩＰＩベクトル／
優先度レジスタ、擬似ベクトル・レジスタ、グローバル
・タイマ・レジスタ、および割り込み源レジスタのよう
なグローバル・レジスタを含む。

【００４０】図９はＣＯＰＩＣ３１２の一例およびその
内容を示す。その内容は、従来通りに実施しかつ相互接
続することにより、本発明の実施例におけるＣＯＰＩＣ
機能の実行を可能にする。

【００４１】再び図３を参照する。プログラマブル割り
込みコントローラ・バス３１１は、６線、マルチ・フェ
ーズ、双方向共有バスで、４本のデータ・ライン、１本
の制御ライン、およびクロック・ラインを有することが
好ましい。また、バス３１１は、現在では、四プロセッ
サ環境に最適化されている。しかしながら、図５、図６
および図７を以下で具体的に参照することによってわか
るであろうが、バス仲裁プロトコルは、本発明の教示に
よれば、バス幅を変更することなく４つ以上のプロセッ
サを支援することも可能であり、これによってスケーラ
ビリティが維持される。多数のＣＯＰＩＣおよびＬＯＰ
ＩＣユニットを有するシステムでは、１つのＣＯＰＩＣ
が事前にマスタ／アービタとして指定されており、マス
タでないＣＯＰＩＣおよびＬＯＰＩＣ（図３に示すよう
に、これらはそれぞれのプロセッシング・ユニットと一
体化されることができる）は集合的にバス・エージェン
トとして扱われる。バス仲裁および割り込み配信の一般
的な動作については、図５、図６および図７を具体的に
参照しながら以下で論ずることにする。

【００４２】次に図４を参照すると、分散割り込み制御
方式を有するマルチプロセッサ・コンピュータ・システ
ムを対象とする本発明の第２実施例のブロック図が示さ
れている。本実施例は、図３を参照しながら先に詳細に
論じた実施例と同様である。しかしながら、本実施例で
は、ＬＯＰＩＣユニット３０５、３０６は、それに対す
る内部アクセスを有するプロセッサと一体化されたユニ
ットとしてではなく、それぞれの対応するプロセッサＣ
ＰＵ１０５、１０６と、それぞれ、外部経路４０１、４
０２を介して通信する外部ユニットとして設けられてい
る。図３を参照して論じた実施例は、低価格化およびピ
ン数の減少に関しては図４で説明した実施例よりも優れ
た解決策を提供するが、この設計は用途によっては有用
に実施可能な代替設計となり得るものであることは容易
に理解できよう。

【００４３】図５は、本発明の教示に従ってＳＭＰ環境
において割り込みを配信する処理を例示するフローチャ
ートである。システムの起動および初期化ステップ５０
５の間、各バス・エージェント（図３を参照して論じ
た）には固有の仲裁識別（アービトレーション・アイデ
ンティフィケーション）（「Ａｒｂ ＩＤ」）値が割り
当てられる。８２５９Ａコンパチビリティにより、シス
テム内で予め指定されているプロセッサによる起動のリ
セットの処理が済んでいる。加えて、各バス・エージェ
ントはプログラマブル割り込みコントローラ・バス３１
１（図３に示した）上のバス・エージェントの総数に関
して初期設定される。好適な方法は、システム・ソフト
ウエア（「ＯＳ」）が、システムの初期設定フェーズ５
０５の間に必要な全ての情報を制御し提供することを可
能にする。スケーラビリティを維持するために、好適実
施例は、符号化５ビット・レジスタを用いる。この５ビ
ット・レジスタの値「０００００」は１つのバス・エー
ジェントおよび１つのマスタＣＯＰＩＣの存在を示し、
値「００００１」は２つのバス・エージェントと１つの
マスタＣＯＰＩＣを示す等というように、３１個のバス
・エージェントと１つのマスタＣＯＰＩＣを示す値「１
１１１０」までの範囲の値を取る。加えて、符号化５ビ
ット・レジスタにおける値「１１１１１」は、実施例で
はＲＥＳＥＴ（リセット）を示す。

【００４４】判断ブロック５１０において、システムが
割り込みの存在を検出した場合、バス・メッセージが配
信される前に、ＣＯＰＩＣまたはＬＯＰＩＣのいずれか
がプログラマブル割り込みコントローラ・バス３１１の
制御を獲得しなければならない。判断ブロック５１５に
おいてバス３１１がビジーであることが示された場合、
バス・エージェントは判断ブロック５１７に示すように
バス３１１がアイドルになるまで待たなければならな
い。次に、ひとたび現バス・トランザクションが完了し
たなら、バス・エージェントは仲裁を行いバスの付与
（グラント）を獲得しなければならない。何故なら、マ
スタ／アービタＣＯＰＩＣのみが、バスの制御ラインに
接続されているそのバス要求ラインの全制御を有するか
らである。仲裁フェーズ５２０については、図６および
図７を合わせて具体的に参照することにより以下で更に
詳しく論ずることにする。バス３１１がアイドルであれ
ば、エージェントまたはマスタは直接に仲裁サイクルを
開始してバスの付与を獲得することができる。

【００４５】バス３１１の制御を獲得した後に、判断ブ
ロック５２５に入り、割り込みが指定配信モード割り込
みか、または分散配信モード割り込みかについて判定が
行われる。割り込みが指定配信モード割り込みであると
判定された場合、判断ブロック５２５からＹＥＳ経路を
取ることにより、バス３１１の一部を構成する複数のデ
ータ・ライン、例えば、４本のデータ・ライン上の宛先
プロセッサ（または、プロセッサおよびそのＬＯＰＩＣ
が共に一体化されていない場合は、バス・エージェント
／ＬＯＰＩＣ）にデータを配信する。

【００４６】ステップ５２５において、割り込みは分散
配信モード割り込みであると判定された場合、ステップ
５３０に示すように、ＣＯＰＩＣは「分散割り込み」コ
マンドをリストされている全エージェントに送る。次
に、各エージェントは、その現タスク優先度レベル（Ｃ
ＴＰＲ）を与える。この際、バスを要求するために用い
られるデータ・ラインを通じてシリアルに４ビット優先
度レベルを送信する。ＣＴＰＲレベル内のビット数は４
であるので、各エージェントがそのＣＴＰＲ値をＣＯＰ
ＩＣに供給するには合計４サイクルが必要となる。

【００４７】ＣＴＰＲ値を受け取った後、ＣＯＰＩＣ
は、ステップ５３５において、比較を行い、最小のＣＴ
ＰＲ値（０が最小であり、最も余裕のあるエージェント
を示し、また、１５が最大である）を有するエージェン
トを選択する。最小のＣＴＰＲ値を有するエージェント
が１つのみである場合、判断ブロック５４０からＹＥＳ
経路を取ることにより、割り込みを当該エージェントに
配信する。その他の場合、ステップ５５５に示すように
配信するために以前に同一の割り込みに応じた（対して
働いた、serviced）エージェントを選択するように、判
断ブロック５５０において判定が行われる。一方、以前
に当該割り込みに応じたエージェントがない場合、ステ
ップ５６５において選択を行い、固有のＡｒｂ ＩＤに
基づいてエージェントを選択する。例えば、最小のＡｒ
ｂ ＩＤを有するエージェントを選択し、それに割り込
みを配信する。

【００４８】次に図６および図７を合わせて参照する。
４つ以上のプロセッシング・ユニット（各々、それ自体
のＬＯＰＩＣと一体化してもよい）を有するスケーラブ
ルＭＰシステムの一例におけるバス仲裁方式を図６のフ
ローチャートに示し、バス・タイミング図を図７に示
す。容易に理解できるように、４つ未満のプロセッシン
グ・ユニットを有する実施例にも同一のバス仲裁方式を
用いることができ、この場合も本発明の範囲から逸脱す
るものではない。たとえば、プロセッシング・ユニット
が２つのみである場合、仲裁のためには２本のデータ・
ラインのみをＨＩＧＨ（ハイ）に引き上げればよい。こ
れについては、一般的な実施例を参照しながら以下で説
明する。

【００４９】仲裁フェーズは図５ではステップ５２０と
して表されており、ステップ６０１に示すバス・トラン
ザクションの開始と共に入る。初期化ステップ６０２の
後、第１の仲裁サイクルの間、第１の４つのバス・エー
ジェントがバス３１１（図３に示す）のデータ・ライン
に接続されているそれら自体のバス要求ライン上でＡＣ
ＴＩＶＥ ＨＩＧＨ（アクティブ・ハイ）をアサートす
ることによって、それぞれのバス要求信号を発行する。
例えば、第１の仲裁サイクルの間、ＯＰＤＡＴＡ０（図
７に示す）に接続されているエージェント０は、このフ
ローチャートではＤＡＴＡ０で示すそのラインを駆動す
る。同様に、ＯＰＤＡＴＡ１（図７に示す）に接続され
ているエージェント１は、このフローチャートではＤＡ
ＴＡ１で示すそのラインを駆動する。ＯＰＤＡＴＡ２
（図７に示す）に接続されているエージェント２は、こ
のフローチャートではＤＡＴＡ２で示すそのラインを駆
動し、ＯＰＤＡＴＡ３（図７に示す）に接続されている
エージェント３は、このフローチャートではＤＡＴＡ３
で示すそのラインを駆動する。ステップ６０４におい
て、これ以上のエージェントが存在しない場合または検
出されないことが示された場合、マスタ／アービタＣＯ
ＰＩＣは、ステップ６０７、６０８に示すように、「巡
回優先度」又は「ラウンド・ロビン（round robin）」
仲裁プロトコルを用いてバス・エージェントを選択し、
メッセージ配信のためにバス３１１をグラント（付与）
する。この目的のために、実施例におけるマスタ／アー
ビタＣＯＰＩＣはＡＲＢ＿ＰＴＲで示す内部巡回ポイン
タを利用し、最も最近バス要求を許可されたバス・エー
ジェントを指し示すようにする。本発明の一態様によれ
ば、ＡＲＢ＿ＰＴＲの内容によって指し示されたバス・
エージェントはバス仲裁の最低優先度が与えられ、更
に、ＡＲＢ＿ＰＴＲ値を１だけラップアラウンドの増分
することによって指し示されるバス・エージェントは最
高の優先度を与えられる。この好適な一実施例では、５
ビットのＡＲＢ＿ＰＴＲを設けて、３２ユニット、即
ち、３１個のバス・エージェントおよび１つのマスタＣ
ＯＰＩＣまでスケーラブルに対応するようにした。起動
時、この５ビットのＡＲＢ＿ＰＴＲは「１１１１１」に
初期設定され、「０００００」によって指し示されるバ
ス・エージェントが、次に行われるバス仲裁に対して最
高の優先度を有するようにする。一方、バス・エージェ
ントおよびマスタＣＯＰＩＣの総数が３２未満である場
合、ＡＲＢ＿ＰＴＲの上位側ビットは適切にマスクされ
る。

【００５０】引き続き図６を参照する。一旦バス３１１
の制御が付与されたなら、要求元は直ちに巡回冗長度チ
ェック（Cyclic Redundancy Check）（「ＣＲＣ」）お
よびエラー・チェック（図７に示す）を行い、そのメッ
セージの送出を開始することができる。各メッセージの
送信成功の後、ステップ６０９に示すように、マスタ／
アービタＣＯＰＩＣはそのＡＲＢ＿ＰＴＲを増分又は更
新し、メッセージの送信に成功したバス・エージェント
を指し示すようにする。現バス・トランザクションの終
了時に、バス仲裁プロセス・フェーズは次のバス・トラ
ンザクション６１０のために再び開始することができ
る。

【００５１】一方、４つ以上のエージェントがバス制御
に対する仲裁を行っている場合、判断ブロック６０４か
らＮＯの経路を取り、ステップ６０６に示すように仲裁
サイクル・カウンタを増分し、図７に示すように、例え
ば、データ・ラインＯＰＤＡＴＡ０、ＯＰＤＡＴＡ１、
ＯＰＤＡＴＡ２、ＯＰＤＡＴＡ３をそれぞれ駆動する更
なるエージェント４、５、６、７とともに次の仲裁サイ
クルを再開する。ステップ６０４において、リスト上に
エージェントがなくなったことが示されたなら、バス制
御は先に論じた場合と同様に付与される。

【００５２】以上の説明から、本発明は、バスの幅また
はバス・プロトコルを変更することなく、４つ以上のプ
ロセッシング・ユニットを有するスケーラブルＭＰ環境
において、割り込みをそれらの宛先に均衡して配信する
ための非常にコスト効率の高い解決策を提供することは
当業者には容易に認められよう。ここに開示した方法
は、各バス・エージェントのＣＴＰＲ値を比較して、最
低の現タスク優先度を判定するだけでよく、これによっ
て、動的配信モードで常に最も余裕のあるエージェント
に割り込みが分散されることが保証される。更に、専用
割り込みバス上に配置されているローカル割り込みコン
トローラおよび中央割り込みコントローラ間で制御を分
散することにより、ホスト・バスのトラフィックまたは
システム・バスのトラフィックに対する影響を消滅する
程に減少させることを実現可能となる。ローカル割り込
みコントローラをそれに対応するプロセッシング・ユニ
ットと一体化することによって、４つ以上のプロセッサ
を有するＭＰシステム・アーキテクチャにおいては非常
にスケーラブルな、コスト低減およびピン数減少を実現
する解決策が達成される。更に、先に述べたように、本
発明は、プロセッシング・ユニットが４つ未満の場合で
も、バスの幅やバス・プロトコルを変更することなく同
様に実施可能である。したがって、本発明は、ＭＰ環境
において１つ以上のプロセッシング・ユニットに対応可
能な非常にスケーラブルな解決策を提供することは理解
されよう。

【００５３】本発明の方法および装置の好適実施例を添
付図面に示しかつ上述の詳細な説明に記載したが、本発
明は先に開示した実施例に限定されるものではなく、特
許請求の範囲に記載し定義する本発明の精神から逸脱す
ることなく、多くの再構成、変更および交換が可能であ
ることは理解されよう。

【図面の簡単な説明】

【図１】集中割り込みコントローラを有する従来のマル
チプロセッサ・コンピュータ・システムのブロック図で
ある。

【図２】集中割り込みコントローラを有する従来のマル
チプロセッサ・コンピュータ・システムの第２実施例を
示すブロック図である。

【図３】４つ以上のプロセッシング・ユニットを設けた
分散割り込み制御方式を有するスケーラブル・マルチプ
ロセッサ・コンピュータ・システムに対する本発明の第
１実施例を示すブロック図である。

【図４】本発明の第２実施例を示すブロック図である。

【図５】本発明の教示による分散割り込み制御方式を有
するマルチプロセッサ・コンピュータ・システムにおい
て割り込みを配信する処理の一例を示すフローチャート
である。

【図６】４つ以上のプロセッシング・ユニットを含むス
ケーラブル・マルチプロセッサ・コンピュータ・システ
ムにおけるバス仲裁を行う処理の一例を示すフローチャ
ートである。

【図７】本発明の教示による複数の仲裁サイクルを用い
たバス仲裁を説明するための例示的タイミング図であ
る。

【図８】本発明の教示によるローカル・プログラマブル
割り込みコントローラの代表的実施例を示す図である。

【図９】本発明の教示による中央プログラマブル割り込
みコントローラの代表的実施例を示す図である。

【符号の説明】

１０５ ＣＰＵ１ １０６ ＣＰＵ２ １０７、１０８ キャッシュ・メモリ・ユニット １０９ システム・メモリ １１０ ホスト・バス １１２ 集中割り込みコントローラ １１３ 第１のシステム・バス １１４ ＰＣＩ／ＩＳＡブリッジ １１５ 第２のシステム・バス １１６ 第２のＩ／Ｏブロック １１７ ８２５９割り込みコントローラ １１９、１２１ ＩＲＱライン １２０ Ｉ／Ｏ装置 ２０５ システム・ロジック・チップセット ３０５、３０６ ローカル・プログラマブル割り込みコ
ントローラ ３０７、３０８ キャッシュＲＡＭ ３０９ データ経路 ３１１ プログラマブル割り込みコントローラ・バス ３１２ 中央プログラマブル割り込みコントローラ ３１３ 主メモリ ３２０ 第１のバス間ブリッジ ４０１、４０２ 外部経路

フロントページの続き (71)出願人 591030868 20555 Ｓｔａｔｅ Ｈｉｇｈｗａｙ 249，Ｈｏｕｓｔｏｎ，Ｔｅｘａｓ 77070，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏ ｆ Ａｍｅｒｉｃａ (72)発明者 ソンポン・ピー・オラリグ アメリカ合衆国テキサス州77478，サイプ レス，エバーグリーン・ノール 15415 (72)発明者 ウィリアム・エフ・ホワイトマン アメリカ合衆国テキサス州77429，サイプ レス，ガルヴァニ・ドライブ 14210 (72)発明者 デーヴィッド・エフ・ヘインリッチ アメリカ合衆国テキサス州77375，トムボ ール，レイクグローブ・コート 11806

Claims (13)

【特許請求の範囲】
1. 【請求項１】 対称型マルチプロセッシング・システム
   において、バス・エージェントとして指定された複数の
   分散割り込みコントローラを支援する方法であって、 固有の識別番号を各バス・エージェントに割り当てるス
   テップと、 前記バス・エージェントから、４つ毎の群として４本の
   データ・ラインを通じてバス要求を受け取るステップ
   と、 要求元の前記バス・エージェントから選択した１つにバ
   ス所有権を付与するステップと、 を備える方法。
2. 【請求項２】 請求項１記載の方法において、４つより
   多くのバス・エージェントの存在が複数の仲裁フェーズ
   を要求し、バス・プロトコルまたは幅を変更することな
   く３２までのバス・エージェントを支援可能である、方
   法。
3. 【請求項３】 対称型マルチプロセッシング・システム
   において、バス・エージェントとして指定された複数の
   分散割り込みコントローラを支援するコンピュータ・シ
   ステムであって、 固有の識別番号を各バス・エージェントに割り当てる手
   段と、 前記バス・エージェントからバス要求を４つ毎の群とし
   て受け取る４本のデータ・ラインと、 要求元の前記バス・エージェントから選択した１つにバ
   ス所有権を付与する手段と、 を備えるコンピュータ・システム。
4. 【請求項４】 請求項３記載のコンピュータ・システム
   において、４つより多くのバス・エージェントの存在が
   複数の仲裁フェーズを要求し、バス・プロトコルまたは
   幅を変更することなく、３２までのバス・エージェント
   を支援可能である、コンピュータ・システム。
5. 【請求項５】 請求項３記載のコンピュータ・システム
   において、前記割り当てる手段は中央プロセッサを備え
   る、コンピュータ・システム。
6. 【請求項６】 請求項３記載のコンピュータ・システム
   において、前記付与する手段は中央プログラマブル割り
   込みコントローラを備える、コンピュータ・システム。
7. 【請求項７】 各々対応するバス・エージェントと通信
   する１つ以上のプロセッシング・ユニットと、内部仲裁
   ポインタを有するマスタ・アービタとを含み、前記バス
   ・エージェントおよび前記マスタ・アービタがプログラ
   マブル割り込みコントローラ・バス上に配置されている
   構成のコンピュータ・システムにおいて、バス制御要求
   を仲裁する方法であって、 前記内部仲裁ポインタの内容を初期設定するステップ
   と、 各バス・エージェントによってバス制御要求信号をアサ
   ートするステップであって、４つより多いバス・エージ
   ェントがリストされている場合、４つ毎に１群として実
   行される、ステップと、 仲裁プロトコルに基づいて前記マスタ・アービタによっ
   てバス・エージェントを選択し、該選択したバス・エー
   ジェントによってバス・メッセージを送信し、前記内部
   仲裁ポインタを更新して前記選択したバス・エージェン
   トを指し示すようにするステップと、 を備える方法。
8. 【請求項８】 請求項７記載のコンピュータ・システム
   においてバス制御要求を仲裁する方法であって、 ４つより多くのバス・エージェントがリストされている
   場合に仲裁サイクルを初期設定するステップと、 ４つより多くのバス・エージェントがリストされている
   場合にカウンタを初期設定するステップとを更に備える
   方法。
9. 【請求項９】 請求項８記載のコンピュータ・システム
   においてバス制御要求を仲裁する方法において、前記仲
   裁サイクルはそれを１に設定することによって初期設定
   され、前記カウンタはそれを０に設定することによって
   初期設定される、方法。
10. 【請求項１０】 請求項７記載のコンピュータ・システ
    ムにおいてバス制御要求を仲裁する方法において、前記
    バス制御要求信号は、前記バス・エージェントのデータ
    ・ラインをハイに引き上げることによってアサートされ
    る、方法。
11. 【請求項１１】 バス制御要求を仲裁するためのサブシ
    ステムを含み、各々対応するバス・エージェントと通信
    する１つ以上のプロセッシング・ユニットを含み、前記
    バス・エージェントがプログラマブル割り込みコントロ
    ーラ・バス上に配置されている構成のコンピュータ・シ
    ステムであって、 前記サブシステムが、 内部仲裁ポインタを初期設定する手段と、 バス制御要求信号をアサートする手段と、 リストされたバス・エージェントを選択する手段と、 前記内部仲裁ポインタを更新する手段とを備える、 コンピュータ・システム。
12. 【請求項１２】 請求項１１記載のコンピュータ・シス
    テムにおいて、前記バス制御要求をアサートする前記手
    段はアクティブ・ハイ信号を発生する信号発生手段を備
    える、コンピュータ・システム。
13. 【請求項１３】 請求項１１記載のコンピュータ・シス
    テムにおいて、前記選択する手段は中央プログラマブル
    割り込みコントローラを備え、該中央プログラマブル割
    り込みコントローラは前記プログラマブル割り込みコン
    トローラ・バス上に配置される、コンピュータ・システ
    ム。