JP3033640B2 - Cpu動作監視回路 - Google Patents

Cpu動作監視回路

Info

Publication number
JP3033640B2
JP3033640B2 JP4212518A JP21251892A JP3033640B2 JP 3033640 B2 JP3033640 B2 JP 3033640B2 JP 4212518 A JP4212518 A JP 4212518A JP 21251892 A JP21251892 A JP 21251892A JP 3033640 B2 JP3033640 B2 JP 3033640B2
Authority
JP
Japan
Prior art keywords
cpu
monitoring
main cpu
main
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP4212518A
Other languages
English (en)
Other versions
JPH0659922A (ja
Inventor
正弘 矢崎
浩哉 渡邊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP4212518A priority Critical patent/JP3033640B2/ja
Publication of JPH0659922A publication Critical patent/JPH0659922A/ja
Application granted granted Critical
Publication of JP3033640B2 publication Critical patent/JP3033640B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Hardware Redundancy (AREA)
  • Debugging And Monitoring (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はCPU動作監視回路に関
し、特にメインと監視用との2つのCPUを用いてフェ
ールセーフを確保するCPU動作監視回路に関する。
【0002】
【従来の技術】従来、CPUの誤動作防止回路は、図2
に示すように、CPU11から発生する一定周期の異常
検出パルス105をモノステーブル・マルチバイブレー
タ12に供給することにより、CPU11の暴走等の異
常動作に一定周期の異常検出パルス105送出のアクテ
ィビティがなくなることを検出し、その時にCPU11
をリセットするリセットパルス106を出力させてい
た。
【0003】
【発明が解決しようとする課題】上述した従来のCPU
誤動作防止回路は、抵抗,コンデンサを用いて時定数を
決定するモノステーブル・マルチバイブレータを使用し
ているので、抵抗,コンデンサのばらつきにより時定数
が変化するという問題点があった。
【0004】また、CPUが異常状態になり、CPU動
作監視回路が作動するまでの間CPUが暴走しているの
で、暴走と判断するまで誤った処理を行なってしまうこ
とが避けられないという問題点があった。
【0005】本発明の目的は上述した問題点を解決し、
CPUの異常を検出しても即座に正常処理を回復するこ
とが出来るCPU誤動作防止回路を提供するこにある。
【0006】
【課題を解決するための手段】本発明のCPU動作監視
回路は、メイン処理を実行するメインCPUの動作状態
を監視する監視用CPUを備えたCPU動作監視回路で
あって、前記メインCPUが読み込むプログラムの情報
をデュアルポートRAMに書き込む書込手段と、前記監
視用CPUが前記デュアルポートRAMから読み出した
プログラムの情報を逐次解析し前記メインCPUのアド
レスカウントが正常に行われているか否かを監視する監
視手段と、プログラムの内容を前記メインCPUが読み
込むタイミングで出力する前記デュアルポートRAMの
書込みアドレスと前記監視用CPUによる前記デュアル
ポートRAMの読込みアドレスとを比較する比較手段
と、前記比較手段で一致したら前記監視用CPUが前記
メインCPUの動作を一時的に停止させる停止手段とを
備えた構成を有する。
【0007】
【実施例】次に、本発明について図面を参照して説明す
る。
【0008】図1は、本発明の一実施例のCPU動作監
視回路のブロック図である。図1に示すCPU動作監視
回路は、メインCPU1と、監視用CPU2と、監視用
CPU2側でメインCPU1のメモリ読み込み時のアド
レスバス101とデータバス102の状態を読み込むこ
とを可能とするデュアルポートRAM3と、デュアルポ
ートRAM3に書き込むアドレスを生成するアドレスジ
ェネレータ4と、監視用CPU2がメインCPU1のプ
ログラムを実行時に2つのCPUに対するバス接続を切
り替えることが出来るセレクタ5,6,7および8とを
有し、図1にはなお、メインプログラム9と監視プログ
ラム10を併記して示す。
【0009】メインCPU1は、メインプログラム9を
読み込み、操作本来のプログラムを実行する。
【0010】監視用CPU2は、メインCPU1の監視
プログラム10を読み込み、メインCPU1の動作監視
を行なう。
【0011】装置の電源投入や初期設定時に、メインC
PU1は装置本体の初期化を開始し、一方監視用CPU
2はメインCPU1の監視を開始する。
【0012】メインCPU1は、メインプログラム9の
読込み時、メインCPU1のアドレスバス101を出力
し、そのアドレスに応じたデータバス102の内容を読
み込む。
【0013】この時、アドレスジェネレータ4は、メイ
ンCPU1が読み込むタイミングでデュアルポートRA
M3に出力する新たな書込みアドレス値を生成し出力す
る。
【0014】このアドレス値は、メインCPU1が新た
にメインプログラム9の内容を読み込むタイミングで出
力される。
【0015】アドレスジェネレータ4は、デュアルポー
トRAM3の容量分のアドレス値を持ち、アドレス値が
最大になったら次のアドレス値は0から再びカウントす
る。
【0016】監視用CPU2はメインCPU1が読み込
んだタイミングで書き込まれたアドレスおよびデータを
デュアルポートRAM3から逐次読み出し、メインCP
U1のアドレス値およびデータ値を監視用CPU12で
解析し、アドレスカウントが正常に行なわれているか否
かを確認する。
【0017】メインプログラム9において、プログラム
カウンタの値を変化させるコマンドを監視用CPU2が
検出したときは、そのコマンド内容に従いプログラムカ
ウンタの値を変更させる。
【0018】監視用CPU2が読み込んだアドレスカウ
ント値が、正常の加算状態と判断できない場合には、メ
インCPU1が異常状態に陥ったと判断し、メインCP
U1にリセットパルス信号103を出力する。
【0019】監視用CUP2の処理は、メインCPU1
の処理よりも負荷が多いので、監視用CPU2の処理時
間がかかり、デュアルポートRAM3の容量以上の遅延
が生じたら、メインCSPU1の処理を一時的に停止さ
せる処理を行なう。その手順に次に説明する。
【0020】アドレスジェネレータ4は、アドレスジェ
ネレータ4自身が出力するデュアルポートRAM3の書
込みアドレスと、監視用CPU2の読込みアドレスとの
比較を行い、そのアドレス値が一致したら、監視用CP
U2はデュアルポートRAM3のオーバーフローと判断
し、メインCPU11に対してウエイト(WAIT)要
求信号104を出力し、メインCPU1の処理を一時的
に停止させる。
【0021】監視用CPU2は、メインCPU1のエラ
ー回数をカウントし、ある一定時間内に設定値以上の回
数でリセットパルス信号103を出力したら、メインC
PU1自身の障害と判断し、監視用CPU2がメインC
PU処理を行なう。次にその手順を説明する。
【0022】監視用CPU2は、メインCPU1自身の
障害と判断したら、メインCPU1をリセットパルス信
号71で強制的にリセット状態とする。
【0023】監視用CPU2はセレクタ5,6,7およ
び8を切り替え、メインCPU1バス切断し、監視用C
PU2側にバスを切り替える。その後、監視用CPU2
はリスタートし装置本来のメインプログラム9を実行す
る。
【0024】メインプログラム9とデュアルポートRA
Mのアドレスが同一アドレスに配置されている場合は、
監視用CPU2が切り替わるときに、デュアルポートR
AM3を切断するセレクタ8が必要となる。
【0025】こうして、メインCPU1に異常発生して
も、即座に正常処理を確保することができる。
【0026】
【発明の効果】以上説明したように本発明は、メインC
PUの動作監視回路を別なCPUでリアルタイムに判断
することにより、即座にCPUの誤動作、暴走状態を判
断でき、装置を初期化することができるという効果があ
る。
【0027】また、CPUプロテクションが安易に実現
でき、CPUの破損等の致命的な装置の障害が発生して
も装置を救済することが出来て、装置の信頼性を格段に
向上することができるという効果がある。
【図面の簡単な説明】
【図1】本発明の一実施例のCPU動作監視回路のブロ
ック図である。
【図2】従来のCPU動作監視回路のブロック図であ
る。
【符号の説明】
1 メインCPU 2 監視用CPU 3 デュアルポートRAM 4 アドレスジェネレータ 5 セレクタ 6 セレクタ 7 セレクタ 8 セルクタ 9 メインプログラム 10 監視用プログラム 11 CPU 12 モノステーブル・マルチバイブレータ 101 アドレスバス 102 データバス 103 リセットパルス信号 104 ウェイト要求信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平3−204732(JP,A) 特開 平4−213735(JP,A) (58)調査した分野(Int.Cl.7,DB名) G06F 11/16 - 11/20 G06F 11/30 - 11/34

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 メイン処理を実行するメインCPUの動
    作状態を監視する監視用CPUを備えたCPU動作監視
    回路であって、 前記メインCPUが読み込むプログラムの情報をデュア
    ルポートRAMに書き込む書込手段と、 前記監視用CPUが前記デュアルポートRAMから読み
    出したプログラムの情報を逐次解析し前記メインCPU
    のアドレスカウントが正常に行われているか否かを監視
    する監視手段と、プログラムの内容を 前記メインCPUが読み込むタイミ
    ングで出力する前記デュアルポートRAMの書込みアド
    レスと前記監視用CPUによる前記デュアルポートRA
    Mの読込みアドレスとを比較する比較手段と、 前記比較手段で一致したら前記監視用CPUが前記メイ
    ンCPUの動作を一時的に停止させる停止手段とを備え
    ることを特徴とするCPU動作監視回路。
JP4212518A 1992-08-10 1992-08-10 Cpu動作監視回路 Expired - Lifetime JP3033640B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4212518A JP3033640B2 (ja) 1992-08-10 1992-08-10 Cpu動作監視回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4212518A JP3033640B2 (ja) 1992-08-10 1992-08-10 Cpu動作監視回路

Publications (2)

Publication Number Publication Date
JPH0659922A JPH0659922A (ja) 1994-03-04
JP3033640B2 true JP3033640B2 (ja) 2000-04-17

Family

ID=16624003

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4212518A Expired - Lifetime JP3033640B2 (ja) 1992-08-10 1992-08-10 Cpu動作監視回路

Country Status (1)

Country Link
JP (1) JP3033640B2 (ja)

Also Published As

Publication number Publication date
JPH0659922A (ja) 1994-03-04

Similar Documents

Publication Publication Date Title
US6412078B2 (en) External storage
JPH06337820A (ja) マルチプル・バス・システムにおけるエラー検知及び回復機構とその方法
JP3481737B2 (ja) ダンプ採取装置およびダンプ採取方法
JP3033640B2 (ja) Cpu動作監視回路
JPH02196355A (ja) 記憶処理システム
JP3313667B2 (ja) 二重化システムの障害検出方式及びその方法
JP2845616B2 (ja) マルチプロセッサシステム
JPS6057091B2 (ja) 共通メモリの記憶保護方式
JP2870202B2 (ja) プロセッサ間相互監視方法及びその装置
JPH05274223A (ja) キャッシュメモリ
JPH05108493A (ja) メモリ制御方式
JPS6155748A (ja) 電子計算機システム
JP2584466B2 (ja) ディスクコントローラの自己診断方法
JP2003271463A (ja) 二重化メモリ装置
JPH079636B2 (ja) バス診断装置
JPH02206866A (ja) マルチプロセッサシステムにおけるリセット信号発生装置
JPS6343771B2 (ja)
JP3340284B2 (ja) 冗長システム
JP3012402B2 (ja) 情報処理システム
JPS6127793B2 (ja)
JPH0588944A (ja) 情報処理システムの入出力制御監視方式
JPH03252831A (ja) Dma転送によるras情報収集方法
JPH0395634A (ja) 計算機システム再起動制御方式
JPS60258623A (ja) マイクロコンピユ−タ
JPH03265051A (ja) 記憶装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20000118