JPS63239533A - 電子計算機の制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子計算機の制御方式に関し、特に命令を実行
するために必要なオペランドのアドレス計算を命令実行
に先立って行なう場合の制御方式〔従来の技術〕 従来より、電子計算機においては命令の実行が行なわれ
ている間に、後続の命令のオペランドアドレスの計算を
行なっておく方式が採られることがある。

この方式での問題の１つにレジスタフ・ザードがある。

これはレジスタの内容を変更する命令が先行していると
、後続の命令でそのレジスタを用いたアドレス計算を行
なう場合は、先行する命令の実行完了まで待たせる必要
があるということである。

〔発明が解決しようとする問題点〕

このため、上述のような場合は、アドレス計算と命令実
行が並列動作しないことになシ、性能の向上を妨げてい
た。

本発明は従来のもののこのような問題点を解決しようと
するもので、レジスタの値を変更する命令が先行しても
、その命令の実行完了を待つことなくアドレス計算を行
なえるようにしたものである。

〔問題点を解決するための手段〕

本発明によれば、命令を実行する部分とレジスタファイ
ルによるオペランドアドレスの計算を行う部分とが並列
に動作し、先行する命令の実行完了以前にオペランドア
ドレスの計算を行い得る構成を有する電子計算機におい
て、前記レジスタファイルのレジスタ群と同一構成のレ
ジスタ群より成る一時レジスタファイルと、前記レジス
タ群のレジスタの個数分のピット幅を持つレジスタより
成るハザードビットマツプと、前記レジスタファイルの
内の１つのレジスタの値、又はこの値レジスタの値に対
して計算機固有の定数を加減した値。

又は前記命令中に含まれる即値データのいずれかを選択
して前記一時レジスタファイルの１つのレジスタへ格納
する手段と、前記ハザードビットマ、プの各ビットを独
立にセット又はリセットする手段とを有し、前記レジス
タの値に対して計算機固有の定数を加減する命令および
レジスタ値に前記命令内に含まれる即値データを格納す
る命令が先行している場合は、該命令の実行完了を待つ
ことなく一時レジスタファイルを用いてアドレス計算を
行うよう制御することを特徴とする電子計算機の制御方
式が得られる。

〔実施例〕

次に本発明を図面を参照して詳細に説明する。

第１図は本発明の一実施例の構成図で、アドレス計算に
用いられるレジスタ群から成るレジスタファイル１と、
前記のレジスタ群と同一構成の一時レジスタファイル２
と、前記２つのレジスタ群へのレジスタの個数と同数の
ビット巾をもつハザードビットマツプ３と、一時レジス
タファイル２の値を読み出し定数と加算するための加算
器４と。

命令レジスタ５からの命令に含まれる即値データを取り
出すための信号線５ａと、内部バス６と。

一時レジスタファイル２に書込むべきデータを選択する
ためのマルチプレクサ７と、ハザードビ。

レジスタファイル１のレジスタｎを変化させる命令を第
１図の回路を用いて処理する場合１次の様に行なわれる
。なお、以下に述べる制御はマイクロプログラム゛によ
るよう想定しているが、ハードウェア上は特に新規性は
ないので第１図からは省略しである。

まず、オペランドアドレスの計算（これについては後述
する）の後、計算機固有の定数が加減される命令の時、
一時レジスタファイル２のｎ番のレジスタにその定数が
加減される。すなわち、加算器４の値が前記レジスタに
ロードされる。一方ハザードビットマップ３は変化させ
ない。

命令中の即値データをロードする命令の場合は。

一時レジスタファイル２のｎ番のレジスタにその即値デ
ータが信号線５ａを介してロードされる。

一方ハザードピットマップ３のピッ）ｎはＯにセ、トす
る。

その他のレジスタ変更命令の場合は、一時レジスタファ
イル２の内容は変化させず、ノ・ザードビ、トマップ３
のビ、）ｎは１にセットされる。

次にこの命令が実行される際、レジスタファイルｌのｎ
番のレジスタにはこの命令の実行結果がバス６を介して
ロードされ、ハザードビットマツプ３のビットｎが１で
あれば、併せて一時レジスタファイル２のｎ番のレジス
タにもロードされる。

サラに、ハザードビットマツプ３のピッ）ｎには０がセ
ットされる。

レジスタｎの値をオペランドアドレスの生成に用いる命
令のアドレス計算時９次のような処理が行なわれる。す
なわちまず、ノ・ザードビットマ。

プ３のピッ）ｎが参照され、１であれば０になるまで待
ち、０であれば一時レジスタファイル２のｎ番のレジス
タを読出しアドレス計算を行なう。

〔発明の効果〕

以上説明したように１本発明はレジスタの値を変更する
命令が先行していても、多くの場合、その命令の実行完
了を待つことなくアドレス計算を行えるよう制御するこ
とができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図である。 記号の説明： １・・・レジスタファイル、２・・・一時レジスタファ
イル、３・・・ハザードビットマツプ、４・・・加算器
。 ・・・マルチプレクサ、８・・・セットリセット枠番。 第１図

Claims (1)

1. 【特許請求の範囲】 １　命令を実行する部分とレジスタファイルによるオペ
   ランドアドレスの計算を行う部分とが並列に動作し、先
   行する命令の実行完了以前にオペランドアドレスの計算
   を行い得る構成を有する電子計算機において、 前記レジスタファイルのレジスタ群と同一構成のレジス
   タ群より成る一時レジスタファイルと、前記レジスタ群
   のレジスタの個数分のビット幅を持つレジスタより成る
   ハザードビットマップと、前記レジスタファイルの内の
   １つのレジスタの値、又はこの値レジスタの値に対して
   計算機固有の定数を加減した値、又は前記命令中に含ま
   れる即値データのいずれかを選択して前記一時レジスタ
   ファイルの１つのレジスタへ格納する手段と、前記ハザ
   ードビットマップの各ビットを独立にセット又はリセッ
   トする手段とを有し、 前記レジスタの値に対して計算機固有の定数を加減する
   命令およびレジスタ値に前記命令内に含まれる即値デー
   タを格納する命令が先行している場合は、該命令の実行
   完了を待つことなく一時レジスタファイルを用いてアド
   レス計算を行うよう制御することを特徴とする電子計算
   機の制御方式。