JPS617976A - ベクトル演算処理装置 - Google Patents
ベクトル演算処理装置Info
- Publication number
- JPS617976A JPS617976A JP12865384A JP12865384A JPS617976A JP S617976 A JPS617976 A JP S617976A JP 12865384 A JP12865384 A JP 12865384A JP 12865384 A JP12865384 A JP 12865384A JP S617976 A JPS617976 A JP S617976A
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- zero
- register
- zero element
- arithmetic
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ベクトル演算を高速に処理するベクトル演
算処理装置に関するものである。
算処理装置に関するものである。
従来仁の稀の装置としては、情報処理学会論文誌にｒ汎
用計算機のための条件制御ベクトル演算万式Ｊ（１９８
３年７月Ｎ１２４Ｐ５３１〜Ｐ５４１）が紹介さｎてい
る。そこで従来のベクトル演算処理装置を第１図に示す
。図において、１は命令。
用計算機のための条件制御ベクトル演算万式Ｊ（１９８
３年７月Ｎ１２４Ｐ５３１〜Ｐ５４１）が紹介さｎてい
る。そこで従来のベクトル演算処理装置を第１図に示す
。図において、１は命令。
２はベクトル情報レジスタ、３はベクトル間接アドレス
を格納するベクトル間接アドレスレジスタ。
を格納するベクトル間接アドレスレジスタ。
４はオペランド・ベクトルのアドレスを格納するベクト
ル指定アドレスレ１ジスタ、ｓｉｘ制御ベクトル・アド
レスを格納する制御ベクトルアドレスレジスタ、６は制
御ベクトルを格納する制御ベクトルレジスタ、７ａ、７
ｂｔ；ｔオペランド・ベクトルを保持するベクトル・レ
ジスタ、８は演算部、さらに命令１の１ａはオペレーシ
ョン壷コー）”、１ｂはベクトル情報レジスタ２０指定
部、１ｃはベクトル間接アドレス・レジスタ３の指定部
、１ｄ［オペレーション・コード１＆の拡張部、２ａｔ
！演算開始要素番号格納レジスタ、２ｂはベクトル長格
納レジスタ、４ａ、４ｂは各々ベクトル・レジスタ７ａ
、７ｂを指定するアドレスを格納したベクトルレジスタ
のアドレス格納レジスタである。
ル指定アドレスレ１ジスタ、ｓｉｘ制御ベクトル・アド
レスを格納する制御ベクトルアドレスレジスタ、６は制
御ベクトルを格納する制御ベクトルレジスタ、７ａ、７
ｂｔ；ｔオペランド・ベクトルを保持するベクトル・レ
ジスタ、８は演算部、さらに命令１の１ａはオペレーシ
ョン壷コー）”、１ｂはベクトル情報レジスタ２０指定
部、１ｃはベクトル間接アドレス・レジスタ３の指定部
、１ｄ［オペレーション・コード１＆の拡張部、２ａｔ
！演算開始要素番号格納レジスタ、２ｂはベクトル長格
納レジスタ、４ａ、４ｂは各々ベクトル・レジスタ７ａ
、７ｂを指定するアドレスを格納したベクトルレジスタ
のアドレス格納レジスタである。
次に第１図の動作について説明する。今、命令１がＣＰ
Ｕに読み込１れると演算対象となるベクトル・オペラン
ドのベクトル長と、演算開始の要素番号を格納するベク
トル情報レジスタ２を命令１のベクトル情報レジスタの
指定部１ｂで指示し。
Ｕに読み込１れると演算対象となるベクトル・オペラン
ドのベクトル長と、演算開始の要素番号を格納するベク
トル情報レジスタ２を命令１のベクトル情報レジスタの
指定部１ｂで指示し。
ベクトル間接アドレスレジスタの指示部１Ｃでベクトル
間接アドレスレジスタ３を参服して、ベクトル指示アド
レスレジスタ４を指示する。すると。
間接アドレスレジスタ３を参服して、ベクトル指示アド
レスレジスタ４を指示する。すると。
ベクトルレジスタのアドレス格納レジスタ４ａ。
４ｂでは演算を施すベクトルのアドレス指示がなさｎ、
各々のベクトル・レジスタ７ａ、７ｂにベクトル指定の
アドレスがロードされる。かくして。
各々のベクトル・レジスタ７ａ、７ｂにベクトル指定の
アドレスがロードされる。かくして。
ベクトル指定アドレスレジスタ４工クベクトル指足アド
レスが読みこ１れると同時に制御ベクトルアドレスレジ
スタ５工り、制御ベクトル−アドレスが読みこ’Ｆｆ’
Ｌ、制御ベクトル・レジスタ６を指示する。この制御ベ
クトル・レジスタ６の各ビットの’ｏ”か１１１によっ
て、演算部８にそのビットに対応するベクトルの要素演
算を実行するか否かを判断する。演算部８で実行された
結果は。
レスが読みこ１れると同時に制御ベクトルアドレスレジ
スタ５工り、制御ベクトル−アドレスが読みこ’Ｆｆ’
Ｌ、制御ベクトル・レジスタ６を指示する。この制御ベ
クトル・レジスタ６の各ビットの’ｏ”か１１１によっ
て、演算部８にそのビットに対応するベクトルの要素演
算を実行するか否かを判断する。演算部８で実行された
結果は。
再びベクトルレジスタ７ｂに帰還し格納される。
従来のベクトル演算処理装置は以上のように構成さｎて
いるので、プログラム・コンパイル時に制御ベクトル・
レジスタ６をセットし、プログラムの内容から演算の実
行、非実行を制御している。
いるので、プログラム・コンパイル時に制御ベクトル・
レジスタ６をセットし、プログラムの内容から演算の実
行、非実行を制御している。
このため、演算するオペランドであるペクト／Ｉ／要素
が１０１か１１”かによって演算の実行、非実行は判定
できず、′Ｏｌ要素を多く含むベクトルや行列の演算に
ついても、一般のベクトルや行列演算と同じ処理時間が
かかり命令の実行が遅くなるという欠点があった。
が１０１か１１”かによって演算の実行、非実行は判定
できず、′Ｏｌ要素を多く含むベクトルや行列の演算に
ついても、一般のベクトルや行列演算と同じ処理時間が
かかり命令の実行が遅くなるという欠点があった。
で発明の概要〕
この発明は上記の工うな従来のものの欠点を除去するた
めになさｆ′したもので、零要素を多く含むベクトルや
行列から非零要素のみを自動抽出し演算実行するように
し零要素を含むベクトルや行列の演算を高速で処理でき
るベクトル演算処理装置を提供することを目的としてい
る。
めになさｆ′したもので、零要素を多く含むベクトルや
行列から非零要素のみを自動抽出し演算実行するように
し零要素を含むベクトルや行列の演算を高速で処理でき
るベクトル演算処理装置を提供することを目的としてい
る。
以下、この発明の一実施例を図について説明する。図中
第１図と同一の部分は同一の符号をもって図示した第２
図において、１２はベクトル・レジスタ７ａの各要素が
零か非零かを判別する非零要素判別器、１３は演算を行
う非零要素に優先順位をつける優先順位発生器、１４ａ
、１４ｂは前記優先順位発生器１３からの指示で、ベク
トル・レジスタ７ａ、７ｂから非零要素を選ぶ非零要素
セレクタ、１５はベクトル情報レジスタと制御レジスタ
の制御部である。
第１図と同一の部分は同一の符号をもって図示した第２
図において、１２はベクトル・レジスタ７ａの各要素が
零か非零かを判別する非零要素判別器、１３は演算を行
う非零要素に優先順位をつける優先順位発生器、１４ａ
、１４ｂは前記優先順位発生器１３からの指示で、ベク
トル・レジスタ７ａ、７ｂから非零要素を選ぶ非零要素
セレクタ、１５はベクトル情報レジスタと制御レジスタ
の制御部である。
次に第２図の動作について説明する。い１．ベクトル・
レジスタ７ａ、７ｂに零要素を含むオペランド・ベクト
ルが格納さｎているとする。仄に非零要素判別器１２で
そのオペランド・ベクトルの各要素が零か非零かを判別
し、さらに引続いて優先順位発生器１３で演算を行う非
零要素に優先順位をつけ、その順位づけされた情報な非
零要素セレクタ１４ａ、１４ｂに転送し、遂久、オペラ
ンド・ベクトルから演算を行う要素を選び、演算部８で
演算を行う。また、優先順位発生器１３で得らｆ′した
情報は、非零要素セレクタ１４ａ、 １４ｂに転送され
ると同時に、ベクトル情報レジスタ２゜制御ベクトルレ
ジスタ６の制御を行うベクトル情報レジスタと制御レジ
スタの制御部１５に併せて転送し、零要素に対応する演
算を削除する。このようにして演算部８による結果は非
零要素に対応する要素のみをベクトル・レジスタ７ｂに
格納する。このとき演算器８が、７ＩＯ減算器である場
合にはベクトルレジスタ７ｂは、演算前のデータの土か
ら演算結果を書き込み、ｙａ算器が乗除算器である場合
にはベクトルレジスタ７ｂの零要素に対応するものはリ
セットし、非零要素に対応するものには、演算結果を書
き込む。上述の制御動作の具体例を第３図で説明する。
レジスタ７ａ、７ｂに零要素を含むオペランド・ベクト
ルが格納さｎているとする。仄に非零要素判別器１２で
そのオペランド・ベクトルの各要素が零か非零かを判別
し、さらに引続いて優先順位発生器１３で演算を行う非
零要素に優先順位をつけ、その順位づけされた情報な非
零要素セレクタ１４ａ、１４ｂに転送し、遂久、オペラ
ンド・ベクトルから演算を行う要素を選び、演算部８で
演算を行う。また、優先順位発生器１３で得らｆ′した
情報は、非零要素セレクタ１４ａ、 １４ｂに転送され
ると同時に、ベクトル情報レジスタ２゜制御ベクトルレ
ジスタ６の制御を行うベクトル情報レジスタと制御レジ
スタの制御部１５に併せて転送し、零要素に対応する演
算を削除する。このようにして演算部８による結果は非
零要素に対応する要素のみをベクトル・レジスタ７ｂに
格納する。このとき演算器８が、７ＩＯ減算器である場
合にはベクトルレジスタ７ｂは、演算前のデータの土か
ら演算結果を書き込み、ｙａ算器が乗除算器である場合
にはベクトルレジスタ７ｂの零要素に対応するものはリ
セットし、非零要素に対応するものには、演算結果を書
き込む。上述の制御動作の具体例を第３図で説明する。
演算前のオペランド・ベクトル０１０．ａ３１’ａｑｌ
ｏ１０１ａ７とｂｌ。
ｏ１０１ａ７とｂｌ。
ｂ２＋ｂ５＋ｂ４＋ｂ５＋ｂ６＋１３７かベクトル−レ
ジスタ７ａ、７ｂに保持さ扛ているとする。このとき、
非零要素判別器１２ば、ベクトル・レジスタ７ａから非
零要素＆ ５ ＋ ａ ４ ＋ ８７を見い出し、優先
順位発生器１３でａ３．ａ４．ａ７の順に演算する順番
をつけ、非零要素セレクタ１４ａ。
ジスタ７ａ、７ｂに保持さ扛ているとする。このとき、
非零要素判別器１２ば、ベクトル・レジスタ７ａから非
零要素＆ ５ ＋ ａ ４ ＋ ８７を見い出し、優先
順位発生器１３でａ３．ａ４．ａ７の順に演算する順番
をつけ、非零要素セレクタ１４ａ。
１４ｂ、ベクトル情報レジスタ２及び制御ベクトルレジ
スタ６のベクトル情報レジスタと制御レジスタの制御部
１５に情報を転送する。非零要素セレクタ１４ａ 、
１４ｂでは優先順位発生器１３からの情報でオペランド
骨ベクトルａ、とｂ ３ 、 ａ４とｂ 及びａ７と
ｂ７とを選択する。そして仄４ 。
スタ６のベクトル情報レジスタと制御レジスタの制御部
１５に情報を転送する。非零要素セレクタ１４ａ 、
１４ｂでは優先順位発生器１３からの情報でオペランド
骨ベクトルａ、とｂ ３ 、 ａ４とｂ 及びａ７と
ｂ７とを選択する。そして仄４ 。
に演算部８が加減算器で加算を行うとき、演算結果ニ、
ベクトル・レジスタ７ｂのその要素に対応する場所に臀
き込１ｎる。演算部８が乗算器で乗算を行う場合には、
ベクトルレジスタ７ａの零要素に対応するベクトル・レ
ジスタｒｂの要素ｂ□。
ベクトル・レジスタ７ｂのその要素に対応する場所に臀
き込１ｎる。演算部８が乗算器で乗算を行う場合には、
ベクトルレジスタ７ａの零要素に対応するベクトル・レ
ジスタｒｂの要素ｂ□。
ｂ２．ｂ、、ｂ６Ｈリセットさｎ、非零要素に対応する
場所に演算結果が書き込１ｆ’Ｌる。
場所に演算結果が書き込１ｆ’Ｌる。
この制御動作によって、むだな演算である０十ｂ １
、ｏ＋ｂ ２ Ｈｏ＋ｂ ５ Ｈｏ＋ｂ ６やｏ ＊
ｂ Ｉ ＨＯ＊ｔ１２＋Ｏ＊ｂ６．Ｏ＊ｂ７ｔ！演算を
実行せずに必要とする演算のみを実行し処理時間の短縮
を自動的に図る。
、ｏ＋ｂ ２ Ｈｏ＋ｂ ５ Ｈｏ＋ｂ ６やｏ ＊
ｂ Ｉ ＨＯ＊ｔ１２＋Ｏ＊ｂ６．Ｏ＊ｂ７ｔ！演算を
実行せずに必要とする演算のみを実行し処理時間の短縮
を自動的に図る。
なお、上記実施例ではベクトルレジスタ７ａにだけ非零
要素判別器１２と優先順位発生器１３を信号転送可能に
構成したが、ベクトルレジスタ７ｂにつけて構成するよ
うにしてもよく、この場合には、若干の制御部を増やす
ことにエフ、さらに高速の演算が可能となる。さらに、
応用例として。
要素判別器１２と優先順位発生器１３を信号転送可能に
構成したが、ベクトルレジスタ７ｂにつけて構成するよ
うにしてもよく、この場合には、若干の制御部を増やす
ことにエフ、さらに高速の演算が可能となる。さらに、
応用例として。
ベクトル指定アドレスレジスタからベクトルレジスタ７
ａヘロードされる前に１ワードのレジスタをベクトルレ
ジスタ７ａの前段に設け、その１ワードのレジスタの内
容が零か非零かでベクトルレジスタへのロードの実行非
実行を決足するようにしてもよく、この時にはエフ少な
い非零要素判別器１２で同じ動作が可能であり、ベクト
ルレジスタの容量の削減ＩＣ有効である。
ａヘロードされる前に１ワードのレジスタをベクトルレ
ジスタ７ａの前段に設け、その１ワードのレジスタの内
容が零か非零かでベクトルレジスタへのロードの実行非
実行を決足するようにしてもよく、この時にはエフ少な
い非零要素判別器１２で同じ動作が可能であり、ベクト
ルレジスタの容量の削減ＩＣ有効である。
以上の工うに、この発明に工ｎば零要素を多く含むベク
トルや行列から非零要素のみを非零要素セレクタによっ
て自動的に抽出し、演算部において自動的に演算を行う
二うにレジスタを構成したので、大幅に演算時間の短縮
が可能になる効果がある。
トルや行列から非零要素のみを非零要素セレクタによっ
て自動的に抽出し、演算部において自動的に演算を行う
二うにレジスタを構成したので、大幅に演算時間の短縮
が可能になる効果がある。
第１図に従来のベクトル演算制御装置を示すレジスタの
構成図、第２図はこの発明の一実施例によるゼロ要素を
含むベクトル、行列演算を実行するベクトル演算制御装
置のレジスタの構成図、第３図はこの発明の装置による
演算の具体例を示す演算順序図である。 １・・・命令、２・・・ベクトル情報レジスタ、３・・
・ベクトル間接アドレスレ７スタ、４・・・ベクトル指
定アドレスレジスタ、５・・・制御ヘクトルアトレスレ
ジスタ、６・・・制御ベクトルレジスタ、７ａ、７ｂ・
・・ベクトルレジスタ、１２・・・非零要素判別器、１
３・・・優先順位発生器、１４ａ、１４ｂ・・・非零要
素セレクタ、１５・・・ベクトル情報レジスタと制御レ
ジスタの制御部。
構成図、第２図はこの発明の一実施例によるゼロ要素を
含むベクトル、行列演算を実行するベクトル演算制御装
置のレジスタの構成図、第３図はこの発明の装置による
演算の具体例を示す演算順序図である。 １・・・命令、２・・・ベクトル情報レジスタ、３・・
・ベクトル間接アドレスレ７スタ、４・・・ベクトル指
定アドレスレジスタ、５・・・制御ヘクトルアトレスレ
ジスタ、６・・・制御ベクトルレジスタ、７ａ、７ｂ・
・・ベクトルレジスタ、１２・・・非零要素判別器、１
３・・・優先順位発生器、１４ａ、１４ｂ・・・非零要
素セレクタ、１５・・・ベクトル情報レジスタと制御レ
ジスタの制御部。
Claims (1)
- ベクトル演算時にベクトルの零要素を判別する非零要素
判別器と、演算部において演算処理を行う非零要素ベク
トルに優先順位を施す優先順位発生器と、前記非零要素
判別器及び優先順位発生器から転送されるベクトル出力
信号に依つて、非零要素を選択する非零要素セレクタと
を有し、前記非零要素セレクタによつて零要素の演算を
除外することにより、零要素を多く含むベクトル及び行
列の演算を高速に実行できるように制御したことを特徴
とするベクトル演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12865384A JPS617976A (ja) | 1984-06-22 | 1984-06-22 | ベクトル演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12865384A JPS617976A (ja) | 1984-06-22 | 1984-06-22 | ベクトル演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS617976A true JPS617976A (ja) | 1986-01-14 |
Family
ID=14990125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12865384A Pending JPS617976A (ja) | 1984-06-22 | 1984-06-22 | ベクトル演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617976A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03166824A (ja) * | 1989-11-27 | 1991-07-18 | Hitachi Ltd | 復号化方式 |
| JP2010504594A (ja) * | 2006-09-22 | 2010-02-12 | インテル コーポレイション | 文字列を処理するための命令及び論理回路 |
-
1984
- 1984-06-22 JP JP12865384A patent/JPS617976A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03166824A (ja) * | 1989-11-27 | 1991-07-18 | Hitachi Ltd | 復号化方式 |
| JP2010504594A (ja) * | 2006-09-22 | 2010-02-12 | インテル コーポレイション | 文字列を処理するための命令及び論理回路 |
| JP2014063535A (ja) * | 2006-09-22 | 2014-04-10 | Intel Corp | 文字列を処理するための命令及び論理回路 |
| US9069547B2 (en) | 2006-09-22 | 2015-06-30 | Intel Corporation | Instruction and logic for processing text strings |
| US9632784B2 (en) | 2006-09-22 | 2017-04-25 | Intel Corporation | Instruction and logic for processing text strings |
| US9645821B2 (en) | 2006-09-22 | 2017-05-09 | Intel Corporation | Instruction and logic for processing text strings |
| US9804848B2 (en) | 2006-09-22 | 2017-10-31 | Intel Corporation | Instruction and logic for processing text strings |
| US10261795B2 (en) | 2006-09-22 | 2019-04-16 | Intel Corporation | Instruction and logic for processing text strings |
| US10929131B2 (en) | 2006-09-22 | 2021-02-23 | Intel Corporation | Instruction and logic for processing text strings |
| US11023236B2 (en) | 2006-09-22 | 2021-06-01 | Intel Corporation | Instruction and logic for processing text strings |
| US11029955B2 (en) | 2006-09-22 | 2021-06-08 | Intel Corporation | Instruction and logic for processing text strings |
| JP2022050519A (ja) * | 2006-09-22 | 2022-03-30 | インテル コーポレイション | プロセッサ、システム及び方法 |
| US11537398B2 (en) | 2006-09-22 | 2022-12-27 | Intel Corporation | Instruction and logic for processing text strings |
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