JPH0234017A - ディジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル信号処理装置さらにはアナログ波形
をディジタル化した信号処理技術に関し。

例えばディジタルフィルタリングや高速フーリエ変換な
どを実行するためのディジタルシグナルプロセッサに適
用して有効な技術に関するものである。

〔従来技術〕

ディジタルフィルタリングや高速フーリエ変換などを実
行するための専用プロセッサとしてのディジタルシグナ
ルプロセッサは、積和演算の高速化のために乗算鼎を内
蔵すると共に、プログラム制御系と演算系のための専用
バスを持ち、例えば２次巡回フィルタリングやディジタ
ル多周波レシーバ処理を一定のステップで実行したりす
る。

このようなアナログ波形をディジタル化した信号処理に
おいては、１サンプリングデータに対して、データＲＡ
Ｍ　（ランダム・アクセス・メモリ）に保持されている
１つ前のサンプリングデータに係る一連の処理データを
取りだして所定の順番に従ってサイクリックに演算を行
う、このとき、上記データＲＡＭが保持するデータはそ
の演算過程で得られる情報に逐次書き換えられる。した
がって、ディジタル信号処理可能な信号周波数は、演算
系における演算速度とデータＲＡＭのアクセスタイムに
よって制限される。

尚、ディジタルシグナルプロセッサについて記載された
文献の例としては昭和６０年１２月２５日オーム社発行
のｒマイクロコンピュータハンドブックＪ　Ｐ２Ｏ９が
ある。

〔発明が解決しようとする課題〕

本発明者はディジタルシグナルプロセッサにおけるディ
ジタル信号処理能力もしくは演算速度について検討した
ところ、従来のディジタルシグナルプロセッサは演算系
を１つしか有しない関係上、ディジタル信号処理可能な
信号周波数は、演算系における演算速度並びにデータＲ
ＡＭのアクセスタイムによって制限され、音声帯域を対
象とするリアルタイム処理を超えた処理能力を得ること
は難しいことを見出した。

本発明の目的は、ディジタル信号処理能力もしくはその
為の演算速度を比較的簡単に向上させることができるデ
ィジタル信号処理装置を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、演算系を複数組設け、データメモリが保持す
るデータをその演算過程で得られる情報に逐次書き換え
ながらサンプリングデータに対するディジタル信号処理
結果を得るに際して、演算過程において所定の演算系で
得られる情報を他の演算系に与えて後続の演算処理を実
行可能にする。

当該他の演算系は、情報伝達手段を介することにより、
演算過程で得られた情報を直接得るようにすることがで
きる。

このとき、プログラム制御手段を、１つのプログラムで
複数の演算系を共に制御するものであって、マイクロイ
ンストラクシミンデコーダの出力制御信号を再デコード
して更に制御信号を形成するデコーダを備えて構成する
ことが、プログラム作成を容易化する上で望ましい。

〔作　用〕

上記した手段によれば、並列動作可能に制御される複数
の演算系は、一連のディジタル信号処理自体をパイプラ
イン化して処理可能に働き、これにより、ディジタル信
号処理能力もしくはその為の演算速度を比較的簡単に向
上させることを達成するものである。

〔実施例〕

第１図には本発明の一実施例であるディジタルシグナル
プロセッサの要部が示される。同図に示されるディジタ
ルシグナルプロセッサは、特に制限されないが、公知の
半導体集積回路製造技術によってシリコン基板のような
１個の半導体基板に形成される。

本実施例のディジタルシグナルプロセッサは、特に制限
されないが、夫々専用バスを持つ第１演算系１及び第２
演算系２を備えると共に、全体の制御を司るプログラム
制御系３をそれらとは分離して有する。即ち、演算処理
とプログラム制御とはパイプライン処理可能になってい
る。

ディジタル信号処理に必要な計数データはデータＲＯＭ
　（リード・オンリ・メモリ）４に格納され、また、デ
ィジタルフィルタリングや高速フーリエ変換などのよう
にアナログ波形をディジタル化したディジタル信号処理
に際して、サンプリングデータに基づく演算処理過程で
得られるデータは、上記データＲＡＭ５に逐次格納され
るようになっている。

上記第１演算系１は、特に制限されないが、算術論理演
算手段及び乗算手段を含む積和演算回路１０並びにレジ
スタ１１〜１４が、内部バスＢＬ、ａ、ＢＬ、ｂに結合
されて構成される。同様に、上記第２演算系２は、特に
制限されないが、算術論理演算手段及び乗算手段を含む
積和演算回路２０並びにレジスタ２１〜２４が、内部バ
スＢＬ。

ａ、ＢＬ、ｂに結合されて構成される。

特に制限されないが、データＲＯＭ４のデータ出力端子
は内部バスＢＬ□ａに結合される。また、データＲＡＭ
５のデータ出力端子は内部バスＢＬ２ａに結合され、そ
のデータ入力端子は内部バスＢＬ、ｂに結合される。

ここで、データＲＡＭ５は、特に制限されないが、独立
の書き込みポートと読み出しボートを持つ２ポ一トＲＡ
Ｍとされ、そのメモリセル構造の一例が第２図に示され
る。即ち、ｐチャンネルＭ○５ＦＥＴＱＩとｎチャンネ
ル型ＭＯ８ＦＥＴＱ２から成る１対の相補型ＭＯ８（以
下単にＣｕＯ２とも記す）インバータを有し、互いに一
方のＣＭＯＳインバータの入力端子が他方のＣＭＯＳイ
ンバータの出力端子に交差結合されて成るスタティック
ラッチを主体に、１対のｎチャンネル型書き込みトラン
スファゲートＭＯ８ＦＥＴＱ３．Ｑ３と、１対のｎチャ
ンネル型読み出しトランスファゲートＭＯ８ＦＥＴＱ４
．Ｑ４とを備えたメモリセル構造を有する。書き込みト
ランスファゲートＭＯ８ＦＥＴＱ３．Ｑ３のゲート電極
は書き込みワード線ＷＬｗに結合され、それらＭＯ３Ｆ
ＥＴＱ３．Ｑ３のドレインもしくはソース電極は書き込
みビット線ＢＬｗ、ＢＬｗに結合される。また、読み出
しトランスファゲートＭＯ５ＦＥＴＱ４、Ｑ４のゲート
電極は読み出しワード線ＷＬｒに結合サレ、それらＭＯ
５ＦＥＴＱ４．Ｑ４（７１ドレインもしくはソース電極
は読み出しビット線ＢＬｒ　ｒ　Ｂ　Ｌ　ｒに結合され
る。

上記第１演算系１と第２演算系２とは、相互間で情報の
やりとりが可能とされ、例えば内部データバスＢＬ、ａ
から内部データバスＢＬ、ｂに情報を伝達するためのデ
ータファイフォレジスタ２７が設けられると共に、内部
データバスＢＬ、ａから内部データバスＢＬ、ｂに情報
を伝達するためのデータファイフォレジスタ２８が設け
られる。

尚、上記第１演算系１と外部とのインタフェースのため
の入出力回路１５．１６が内部データバスＢＬ、ｂに結
合され、同様に上記第２演算系２と外部とのインタフェ
ースのための入出力回路２５．２６が内部データバスＢ
Ｌ、ａに結合されている。

上記プログラム制御系３は、プログラムカウンタ３０．
このプログラムカウンタ３０の出力によってアドレシン
グされるμＲＯＭ３１、当該μＲＯＭ３１から出力され
るマイクロ命令を保持するマイクロインストラグジョン
レジスタ３２、マイクロインストラクションレジスタ３
２に保持されたマイクロ命令をデコードして制御信号を
生成するマイクロインストラクションデコーダ３３、斯
るマイクロインストラクションデコーダ３３の出力制御
信号を再度デコードして制御信号を生成するデコーダ３
４、及び、このデコーダ３４の出力制御信号を保持して
所定のタイミングで出方する制御信号用ファイフォレジ
スタ３５によって構成される。

特に本実施例のプログラム制御系３は、１つのプログラ
ムで第１演算系１並びに第２演算系２を共に制御するも
ので、デコーダ３４の出方即ち制御信号用ファイフォレ
ジスタ３５の出方制御信号は専ら第２演算系２のための
制御信号とされ、また、マイクロインストラクションデ
コーダ３３の出力制御信号は第２演算系２を除く各部の
制御信号とされる。即ち、従来のディジタルシグナルプ
ロセッサの構成に対して第２演算系２を追加することに
よって必要とされる制御信号は、マイクロインストラク
ションデコーダ３３の出力制御信号を再デコードするデ
コーダ３４が形成するようになっている。

ここで、本実施例のディジタルシグナルプロセッサがフ
ィルタリング処理などに際してサンプリングデータ毎に
行う演算処理手順の一例は第３図に示される。

第３図においてΔ印はデータＲＯＭ４における所定アド
レスの係数データを入力データに乗算することを意味し
、その所定アドレスは便宜的にΔ印の内部に符号（Ａ工
〜Ａ、）で示されている。０印は２人力の和を得るため
の加算演算を意味する。

０印はデータＲＡＭ５における所定アドレスの被乗数デ
ータを意味し、その所定アドレスは便宜的に０印の内部
に符号（Ａｉ、Ａｊ、Ａｋ）で示されている。

第３図の演算フローに従えば、所定のサンプリングデー
タから演算結果を得るための処理ステップは、データＲ
ＯＭ４におけるアドレスＡ、の係数データと入力サンプ
リングデータとを乗算するステップＳ１、前回のサンプ
リングサイクルでデータＲＡＭ５のアドレスＡｉに格納
されているデータとデータＲＯＭ４におけるアドレスＡ
２の係数データとを乗算するステップ８２．ステップＳ
ｌ及びステップＳ２による乗算結果を加算するステップ
Ｓ３、ステップＳ３による加算結果をデータＲＡＭ５の
アドレスＡｉに格納するステップＳ４、ステップＳ４で
データＲＡＭ５のアドレスＡｉが書き換えられる前の当
該アドレスＡｉのデータとデータＲＯＭ４におけるアド
レスＡ、の係数データとを乗算するステップＳ５、ステ
ップＳ５の乗算結果とステップＳ３の加算結果とを加算
するステップＳ６、前回のサンプリングサイクルでデー
タＲＡＭ５のアドレスＡｊに格納されているデータとデ
ータＲＯＭ４におけるアドレスＡ、の係数データとを乗
算するステップ８７．ステップＳ７の乗算結果と上記ス
テップＳ６の加算結果とを加算するステップＳ８、ステ
ップＳ８による加算結果をデータＲＡＭ５のアドレスＡ
ｊに格納するステップＳ９、前回のサンプリングサイク
ルでデータＲＡＭ５のアドレスＡｋに格納されているデ
ータとデータＲＯＭ４におけるアドレスＡ、の係数デー
タとを乗算するステップＳ１０、ステップ８１０の乗算
結果と上記ステップＳ８の加算結果とを加算するステッ
プ８１１、ステップＳｌｌによる加算結果をデータＲＡ
Ｍ５のアドレスＡｋに格納するステップＳ１２．ステッ
プＳ１２でデータＲＡＭ５が書き換えられる前の当該ア
ドレスＡｋにおけるデータとデータＲＯＭ４におけるア
ドレスＡ６の係数データとを乗算するステップＳ１３、
ステップＳ１３の乗算結果とステップＳ１１の加算結果
とを加算するステップ３１４、上記ステップ３１４にお
ける加算結果と上記ステップＳ９でデータＲＡＭ５のア
ドレスＡｉが書き換えられる前の当該アドレスＡｉのデ
ータとを加算するステップ８１５を含む。尚、当該ステ
ップＳ１５で得られるデータは、入力サンプリングデー
タに対する最終的な演算結果データとされる。

本実施例のディジタルシグナルプロセッサがフィルタリ
ング処理などに際してサンプリングデータ毎に行う第３
図の演算処理手順を実行するための制御は、上記プログ
ラム制御系３から順次所定のマイクロプログラムが読み
出されて所定の手順に従って行われる。

例えば、第４図に示されるように、第１演算系１がステ
ップＳ１を実行するとき、第２演算系２はステップＳ５
を実行し、そして第１演算系１がステップＳ２及びＳ３
を実行した後、この第１演算系１がステップＳ７を実行
するのに並行して第２演算系２がステップＳ４及びＳ６
を実行する。

第２演算系２によるステップ８４．Ｓ６の実行に必要な
データはステップＳ３を実行した第１演算系１から与え
られる。ステップＳ６の結果は第１演算系１に渡され、
第１演算系１はステップＳ８を実行し、これに並行して
第２演算系２がステップＳ１３を実行する。ステップＳ
８の演算結果は第２演算系２に渡されて当該第２演算系
２がステップＳ９を実行し、これに並行して第１演算系
１はステップＳＩＯ及びＳｌｌを実行する。そして。

第１演算系１はステップＳｌｌの結果並びに第２演算系
２によるステップＳ１３の処理結果をもとにステップＳ
１４さらにはステップＳ１５を実行して上記サンプリン
グデータに対する最終的な演算結果データを得る。この
とき第２演算系２はステップＳ１２を並行処理する。

斯る演算処理における命令体系はデータ転送と演算を並
列処理可能な所謂バーバードアーキテクチャとされてい
る。第１演算系１と第２演算系２との間のデータのやり
とりはデータファイフォレジスタ２７．２８を介して行
われるようになっている。また、データＲＯＭ４及びデ
ータＲＡＭ５に対するリードアクセスは第１演算系１で
行われ、その中で第２演算系２が必要とするデータは第
２演算系２がデータファイフォレジスタ２８をリードア
クセスすることによって取得するようになっている。第
２演算系２で得られた情報を第１演算系１が必要とする
ときは、第１演算系１がデータファイフォレジスタ２７
をリードアクセスする。

第４図に示されるように、上記ス゛チップＳ７とステッ
プＳ４との並行処理において、ステップＳ７を実行する
第１演算系１はデータＲＡＭ５をリードアクセスし、ス
テップＳ４を実行する第２演算系２はデータＲＡＭ５を
ライトアクセスす・る。

また、ステップＳ１０とステップＳ９との並行処理にお
いて、ステップＳ１０を実行する第１演算系１はデータ
ＲＡＭ５をリードアクセスし、ステップＳ９を実行する
第２演算系２はデータＲＡＭ５をライトアクセスする。

このように第１演算系１がデータＲＡＭ５をリードアク
セスすると共に、第２演算系２がデータＲＡＭ５をライ
トアクセスするとき、データＲＡＭ５は２ボ一トＲＡＭ
であるから双方のアクセスが競合しても動作に支障はな
い。

上記実施例によれば以下の作用効果を得るものである。

（１）双方向に情報をやりとり可能にされた第１演算系
１及び第２演算系２を有し、ディジタルフィルタリング
処理のようにデータＲＡＭ５が保持するデータをその演
算過程で得られる情報に逐次書き換えながらサンプリン
グデータに対するディジタル信号処理をサイクリックに
行うに際して、演算過程において所定の演算系で得られ
る情報を直接他の演算系に与えて後続の演算処理を実行
するから、サンプリングデータに対する一連のディジタ
ル信号処理演算をパイプライン化して効率的に処理する
ことができる。

（２）上記作用効果より、ディジタル信号処理能力もし
くはその為の演算速度を向上させることができ、これに
より、ディジタル信号処理可能な信号周波数を音声帯域
以上として、アナログ波形をディジタル化したリアルタ
イムの信号処理能力を著しく向上させることができる。

本実施例のように２つの演算系１，２を持つ場合には、
演算系を１つ持つ従来のディジタルシグナルプロセッサ
に比べてその処理速度もしくは処理能力は概ね２倍にな
る。

（３）プログラム制御系３は１つのプログラムで第１演
算系１並びに第２演算系２を共に制御し、デコーダ３４
の出力制御信号は専ら第２演算系２のための制御信号と
され、また、マイクロインストラクシミンデコーダ３３
の出力制御信号は第２演算系２を除く各部の制御信号と
され、従来のディジタルシグナルプロセッサの構成に対
して第２演算系２を追加することによって必要とされる
制御信号は、マイクロインストラクシＪンデコーダ３３
の出力制御信号を再デコードするようなデコーダ３４が
形成するようになっているから、演算系が２つあっても
プログラムの作成は比較的容易である。

（４）データＲＡＭ５は２ポ一トＲＡＭであるから、第
１演算系１によるリードアクセスと第２演算系２による
ライトアクセスとが競合しても双方のメモリアクセス動
作に支障を生じない。また。

同時にリード・ライト可能なため、サイクリックな信号
処理を高速に実現することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。

例えば第１演算系１と第２演算系２によるバイプライン
的演算処理における双方の演算系１及び２による処理の
分担は上記実施例に限定されず適宜変更することができ
る。また、所定のサンプリングデータに対する一連の演
算を第１演算系１が全て行い、この演算処理が終了しな
いタイミングで次のサンプリングデータに対する演算処
理を第２演算系２が開始するというように、双方の演算
系１及び２がある時間差をもって同一の処理フローに従
ってパイプライン的に演算を行うようにしてもよい。こ
の場合には、データＲＯＭ４及びデータＲＡＭ５は双方
の演算系１及び２によって夫々単独アクセス可能にして
おくことが望ましい。

また、演算系は上記実施例のように２つ設ける構成に限
定されずそれ以上の数を設けるようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるディジタルシグナル
プロセッサに適用した場合について説明したが１本発明
はそれに限定されず、アナログ波形をディジタル化した
信号処理を行うものに広く適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

複数の演算系を有し、ディジタルフィルタリング処理の
ようにデータメモリが保持するデータをその演算過程で
得られる情報に逐次書き換えながらサンプリングデータ
に対するディジタル信号処理結果を得るに際して、演算
過程において所定の演算系で得られる情報を情報伝達手
段やデータメモリなどを介して他の演算系に与えて後続
の演算処理を実行するから、サンプリングデータに対す
る一連のディジタル信号処理演算をパイプライン化して
処理することができ、これにより、ディジタル信号処理
能力もしくはその為の演算速度を向上させることができ
るという効果がある。したがって、ディジタル信号処理
可能な信号周波数を音声帯域以上として、アナログ波形
をディジタル化したリアルタイムの信号処理能力を著し
く向上させることかできる。

１つのプログラムで複数の演算系を共に制御するプログ
ラム制御系は、従来のディジタルシグナルプロセッサの
構成に対して新たな演算系を追加することによって必要
とされる制御信号を、マイクロインストラ、クシボンデ
コーダの出力制御信号を再デコードするデコーダによっ
て形成するから、演算系が複数個あってもプログラムの
作成は比較的容易である。

【図面の簡単な説明】

第１図は本発明の一実施例であるディジタルシグナルプ
ロセッサのブロック図、 第２図は２ポ一トＲＡＭにおけるメモリセル構造の一例
を示す回路図、 第３図はディジタルシグナルプロセッサがサンプリング
データ毎に行う演算処理手順の一例を示す説明図、 第４図は２つの演算系によるパイプライン的な演算処理
の一例を示す説明図である。 １・・・第１演算系、２・・・第２演算系、３・・・プ
ログラム制御系、４・・・データＲＯＭ、５・・・デー
タＲＡＭ、１０・・・積和演算回路、１１〜１４・・・
レジスタ、２０・・・積和演算回路、２１〜２４・・・
レジスタ、２７．２８・・・データファイフオレジスタ
、３０・・・プログラムカウンタ、３１・・・μＲＯＭ
、３２・・・マイクロインストラクションレジスタ、３
３・・・マイクロインストラクションデコーダ、３４・
・・デコーダ、３５・・・制御信号用ファイフオレジス
タ、Ｑ３・・・書き込みトランスファゲート、Ｑ４・・
・読み出しトランスファゲート、ＷＬｗ・・・書き込み
ワード線、ＷＬｒ・・・読み出しワード線、ＢＬｗ、Ｂ
Ｌｗ・・・書き込みビット線、ＢＬｒ、ＢＬｒ・・・読
み出しビット線。 第 ■ 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、データメモリと、積和演算手段及びデータレジスタ
   を持つ演算系と、プログラム制御手段とを含むディジタ
   ル信号処理装置において、上記演算系を複数組設け、上
   記データメモリが保持するデータをその演算過程で得ら
   れる情報に逐次書き換えながらサンプリングデータに対
   するディジタル信号処理結果を得るに際して、演算過程
   において所定の演算系で得られる情報を他の演算系に与
   えて後続の演算処理を実行可能にされて成るものである
   ことを特徴とするディジタル信号処理装置。 ２、演算過程において所定の演算系で得られる情報を、
   伝達手段を介して直接他の演算系に与えて後続の演算処
   理を実行可能にされて成るものであることを特徴とする
   特許請求の範囲第１項記載のディジタル信号処理装置。 ３、異なる２の演算系の間に、夫々リードポートとライ
   トポートとを割り当てて１つのデータＲＡＭを共有して
   いるものであることを特徴とする特許請求の範囲第１項
   記載のディジタル信号処理装置。 ４、上記プログラム制御手段は、１つのプログラムで複
   数の演算系を共に制御するものであって、マイクロイン
   ストラクションデコーダの出力制御信号を再デコードし
   て更に制御信号を形成するデコーダを備えて成るもので
   あることを特徴とする特許請求の範囲第２項記載のディ
   ジタル信号処理装置。