JPH0520063A - 集積回路マイクロプロセツサのアドレス計算装置 - Google Patents

Abstract

(57)【要約】 【目的】 集積回路マイクロプロセッサのデータ転送手
段である内部バスの配線数などを増加させることなく命
令実行動作をパイプライン制御方式により高速化するこ
と。 【構成】 集積回路マイクロプロセッサ１は、内部での
データ転送を行うための内部バス装置１６、１８、１９
と、アドレス計算に必要な情報を記憶するアドレスレジ
スタ３と、同じくアドレス計算に必要なその他の情報を
記憶するレジスタ装置７と、アドレス演算装置９２と、
このアドレス演算装置と内部バス装置の間を結合および
切断可能なバス結合器９３と、内部バス装置の使用状況
を監視する内部バス監視装置９５と、ここでの監視結果
に基づいて内部バス装置が空き状態にあるときには、バ
ス結合器を結合状態に設定してアドレス演算装置に対し
てアドレス演算を指示するアドレス演算制御装置９４と
を有している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路マイクロプロセ
ッサにおける主記憶装置に対するアドレスを生成するた
めのアドレス計算装置に関するものである。

【０００２】

【従来の技術】一般に、応答速度の高い集積回路マイク
ロプロセッサは、パイプライン制御方式を採用してい
る。パイプライン制御方式の一例としては、命令実行過
程を、命令コードの読み出し（命令フェッチ）、動作の
解読（デコード）、命令実行および命令実行に伴うバス
入出力動作の４つに分けるものがある。このように分割
された各命令動作部分を、対応する４つの独立した装置
に担当させ、命令を逐次処理して後段側の装置に送り出
すようにそれぞれの装置を結合する。このようにするこ
とによって、各々の装置を１つの命令に対する部分処理
に専念させると共に、全体としては４つの連続した命令
を並行して実行させることができる。従って、集積回路
マイクロプロセッサの全体として見た場合のスループッ
トは、パイプライン処理を行わない場合に較べて、命令
の並行処理、同時処理が実現された分量だけ高まる。こ
の例では最大４倍まで高めることができる。勿論、命令
動作を４つの単位ではなくそれ以上の単位に分割するこ
ともできる。

【０００３】このようにパイプライン制御方式は、重要
な高速化手法として確立しており、その原理は、処理の
細分化と、細分化した処理の装置としての独立である。
そのために、高速化を狙って処理を細分化し、細分化し
た各処理の独立化を図ると、その細分化および独立化の
程度に応じてハードウエア量が増大する。特に、命令の
実行を細分化しようとすると、命令の実行にはアドレス
計算、プログラムカウンタ処理、データ転送（レジスタ
間、メモリ間）、演算、条件判定等の細分化した動作が
伴い、そのほとんどがデータの転送処理を伴うので、デ
ータ転送手段である内部バスを処理の細分化に応じて独
立させて行く必要がある。また、データ保持手段である
各種のレジスタ装置も独立した複数の経路からの読み書
きのために、複数ポートを備えたものにする必要があ
る。これらのハードウエア装置量は、一般的に極めて多
く、スループットの増大に対して、装置量の方は、単純
比例以上の割合で増大してしまう。

【０００４】

【発明が解決しようとする課題】上記のように、集積回
路マイクロプロセッサの命令実行動作をパイプライン制
御方式により高速化する場合には、データ転送手段であ
る内部バスの増加およびレジスタ装置のポート数の増加
を招く。

【０００５】本発明の課題は、集積回路マイクロプロセ
ッサの命令実行動作の高速化を、従来のようには内部バ
ス配線量を増加させることなく達成することにある。

【０００６】

【課題を解決するための手段】本発明の集積回路マイク
ロプロセッサは、主記憶装置に対するアドレス計算のみ
を行うアドレス計算装置を備えている。本発明において
は、パイプライン化の通例によるハードウエア、特にデ
ータの転送手段である内部バスの多重化を回避するため
に、アドレス計算装置に対してはそれ専用の内部バスを
接続せずに、それ以外の内部装置がもつ内部バスをサイ
クルスチール動作を行って時分割的に共用させるように
している。これによって、バス配線量の増加を回避し、
スループットに比較して集積回路マイクロプロセッサの
構造をコンパクトにしている。

【０００７】詳細に述べると、本発明のアドレス計算装
置は、集積回路マイクロプロセッサ内部でのデータ転送
を行うための少なくとも一つの内部バス装置と、主記憶
装置からフェッチされた機械語命令のうちの前記主記憶
装置のアドレス計算に必要な情報を記憶するアドレスレ
ジスタと、前記主記憶装置のアドレス計算に必要なその
他の情報を記憶するレジスタ装置と、前記アドレスレジ
スタおよび前記レジスタ装置に記憶される情報に基づき
前記主記憶装置に対するアドレス計算を行うアドレス演
算装置と、このアドレス演算装置と前記内部バス装置の
間を結合および切断可能なバス結合器と、前記内部バス
装置の使用状況を監視する内部バス監視装置と、この内
部バス監視装置の監視結果に基づいて前記内部バス装置
の未使用期間を検出し、当該内部バス装置が未使用状態
にあるときには、前記バス結合器を結合状態に設定して
前記アドレス演算装置に対してアドレス演算を指示する
アドレス演算制御装置とを有することを特徴としてい
る。

【０００８】

【作用】内部バス監視装置によって内部バス装置の使用
状態が常に監視される。この監視結果に基づき、アドレ
ス演算制御装置においては内部バス装置が未使用状態に
あるか否かを検出する。未使用状態が検出されると、ア
ドレス演算制御装置はその他のアドレス計算に必要な条
件が成立している場合には、バス結合器を接続すると共
にアドレス演算装置に対してアドレス演算を指示する。
アドレス演算装置は、アドレスレジスタおよびレジスタ
装置から内部バス装置および結合器を介してアドレス計
算に必要な情報を受け取り、主記憶装置に対するアドレ
ス計算を実行する。

【０００９】

【実施例】以下に、図面を参照して本発明の実施例を説
明する。

【００１０】図１には、本発明を適用した集積回路マイ
クロプロセッサの主要部分の構成を示してある。本例の
集積回路マイクロプロセッサはＣＭＯＳプロセスを利用
して制作された内部３２ビット、外部１６ビットのマイ
クロプロセッサである。

【００１１】図に示すように、本例の集積回路マイクロ
プロセッサ１は、データバスインタフェース装置２と、
アドレスレジスタ３と、データレジスタ４と、命令デコ
ード装置５と、転送制御装置６と、レジスタ装置７と、
演算装置８と、アドレス計算装置９から基本的に構成さ
れている。これらの各部分は内部バスを介して相互に接
続されている。データバスインタフェース装置２には１
６ビットの外部データバス１１が接続され、アドレス計
算装置９には２４ビットの外部アドレスバス１２が接続
されている。これらの外部データバス１１および外部ア
ドレスバス１２は主記憶装置および入出力装置（図示せ
ず）の側に接続されている。外部アドレスバス１２は、
主記憶装置および入出力装置の特定のものを指定するた
めのアドレスを指示するために使用される２４本の信号
線からなる。また、外部データバス１１は、主記憶装置
および入出力装置に対するデータの読み書き、主記憶装
置からの機械語命令コードの読み出しのために使用され
る１６本の信号線からなっている。

【００１２】上記のデータバスインタフェース装置２
は、内部にデータバス駆動装置、データポートおよびフ
ェッチ装置を備えている。データバス駆動装置は、外部
データバス１１を出力のために駆動すると共に、データ
の入力動作を行うための装置である。この装置は、出力
用にトライステート形式の出力駆動回路を備え、入力用
にＴＴＬレベルの入力を内部のＣＭＯＳレベルに変換す
る入力バッファ回路を備えている。フェッチ装置はその
内部に、コードバッファと呼ばれる一時記憶装置と、フ
ェッチ制御装置とを備えている。コードバッファはフェ
ッチされた機械語命令コードを一旦蓄える働きをする。
フェッチ制御装置はフェッチ動作を制御する働きがあ
り、フェッチ動作が実行されると、フェッチされた機械
語命令コードをコードバッファに対して保持するように
指示を与える。一方、データポートは３２ビット幅の一
時記憶装置である。データバスインタフェース装置２に
よってフェッチされた機械語命令コードは、フェッチ装
置に取り込まれ、ここを経由して、命令デコード装置５
に接続している内部命令データバス１５に送出される。

【００１３】これに対して、読み書きされるデータは、
データバスインタフェース装置２内のデータポートおよ
び内部データバス１６を介して、アドレス計算装置９と
の間でやり取りされる。このように、データの転送は、
外部では一括して行われているが、内部では機械語命令
コードと読み書きされるデータとに分離して行われる。

【００１４】アドレスレジスタ３およびデータレジスタ
４は、それぞれ内部命令データバス１５および内部デー
タバス１６の双方に接続されている。アドレスレジスタ
３は、内部命令データバス１５を介して、フェッチされ
た機械語命令コードに含まれるオペランドのうちアドレ
ス計算に使用されるものを一時記憶するための３２ビッ
トの記憶装置である。また、データレジスタ４は、フェ
ッチされた機械語命令コードに含まれるオペランドのう
ちのデータとして使用されるものを一時記憶するための
３２ビットの記憶装置である。

【００１５】命令デコード装置５は、ＰＬＡを使用した
制御装置を中心とするパイプライン化されたデコード部
分５１と、最終的にデコード済みの命令を格納し、これ
を転送制御装置６およびアドレス計算装置９の側に示す
ための次命令レジスタ５２を内蔵している。さらに、デ
コード部分５１は、制御装置の他に多数のパイプライン
一時記憶装置を含んでいる。ＰＬＡを使用した制御装置
は、命令デコード装置の中心となる回路部分であり、本
例においては２つのＡＮＤ−ＯＲ型ＰＬＡから構成され
ている。次命令レジスタ５２は、デコード済みの命令を
２つ格納可能な一時記憶装置と、一時記憶された内容を
転送制御装置６およびアドレス計算装置９の側に示すた
めの駆動回路から構成されている。

【００１６】転送制御装置６は、命令デコード装置５か
ら内部命令データバス１５を介して供給されるデコード
済み命令に従ってデータ転送を制御する装置であり、命
令実行制御の中心となるものである。この装置６は内部
に、現命令レジスタ６１と実行制御ＰＬＡ６２を備えて
いる。現命令レジスタ６１は、デコード済みの命令の転
送制御に関する特定部分のみを保持するレジスタであ
り、実行制御ＰＬＡは、ＡＮＤ−ＯＲ型ＰＬＡによるス
テートマシンであり、データ転送を指令する各種の信号
を生成する。

【００１７】レジスタ装置７は、本例では３４本の３２
ビットレジスタからなるレジスタ・ファイルである。ま
た、演算装置８は、３２ビットまでの二進整数の加算、
減算、除算、論理演算を行うことが可能な演算装置であ
る。これらのレジスタ装置７および演算装置８は、それ
ぞれ内部バス１８、１９を介してアドレス計算装置９の
側に接続されている。内部バス１８および１９は、それ
ぞれプリチャージ方式の３２ビットバスである。

【００１８】次に、本例のマイクロプロセッサの特徴を
なすアドレス計算装置９の構成を説明する。アドレス計
算装置９は、２４ビット外部アドレスバス１２に出力す
るアドレスを生成するための装置であるが、本例におい
ては拡張性を考慮して３２ビットまでのアドレスを生成
可能になるように製作されている。本例においては外部
アドレスバス１２のビット幅に合わせて上位ビットは廃
棄しているが、外部アドレスバスのバス幅を変更するこ
とにより容易に３２ビットまで拡張することができる。
本例のアドレス計算装置９は、アドレスバスインタフェ
ース装置９１、アドレス演算装置９２、バス結合器９
３、アドレス演算制御装置９４および内部バス監視装置
９５の５つの部分から構成されている。

【００１９】まず、上記の内部バス監視装置９５は、転
送制御装置６から出力される転送指令を監視して内部デ
ータバス１６、内部バス１８、内部バス１９の空き状態
を検知する。また、命令デコード装置５から送出される
デコード済み命令を逐次監視して、アドレス計算のため
のオペランドが格納レジスタ中に確定しているか否かを
検知する。この内部バス監視装置９５による監視結果は
アドレス演算制御装置９４に供給される。

【００２０】アドレス演算制御装置９４は、内部バス監
視装置９５からの監視結果を受け取り、この内容に基づ
き、転送制御装置６が内部バス１８、１９および内部デ
ータバス１６のいずれかを使用していないタイミングを
利用して、レジスタ装置７およびアドレスレジスタ３か
らアドレス計算のためのオペランドを読み出して、空い
ているバスに乗せる。必要に応じて複数のオペランドが
読み出される場合もある。また、必要に応じて、バス結
合器９３を操作して、このバス結合器９３とアドレス演
算装置９２を接続している内部バス１８、１９の延長部
１８Ａ、１９Ａにオペランドが現れるようにする。さら
に、アドレス演算装置９２に対しては、内部バス延長部
１８Ａ、１９Ａおよび内部データバス１６のうちのいず
れにオペランドが現れているのかを報知すると共に、所
定の演算を実行させる指令を与える。これに加えて、ア
ドレス演算装置９２で演算が完了した場合には、算出さ
れたアドレスを３２ビット内部アドレスバス２１を介し
てアドレスバスインタフェース装置９１に送出させる指
示も与える。

【００２１】バス結合器９３は、通常は内部バス１８と
その延長部１８Ａの間、および内部バス１９とその延長
部１９Ａの間を、それぞれ接続している。アドレス演算
制御装置９４からの指令に基づき、これらの間を切離
し、内部データバス１６に対して、内部バス１８および
１９のうちの何れか一方の側を択一的に接続することが
可能となっている。従って、通常は、内部バス１８の延
長部１８Ａには内部バス１８と同一のオペランドが現わ
れ、内部バス１９の延長部１９Ａには内部バス１９と同
一のオペランドが現れる。

【００２２】アドレス演算装置９２は、３２ビットの加
算器と減算器を備えた演算装置であり、内部バス延長部
１８Ａ、１９Ａおよび内部データバス１６が接続されて
おり、これらを介してアドレス計算に必要なオペランド
を取り込んで演算を行う。このアドレス演算装置９２に
おいて生成されたアドレスは、プリチャージ方式の内部
アドレスバス２１を介してアドレスバスインタフェース
装置９１に送出される。アドレスバスインタフェース装
置９１は、外部アドレスバス１２を出力のために駆動す
る装置である。この装置９１は、アドレスの出力期間中
にアドレスを保持する一時記憶回路と、トライステート
形式の出力駆動回路を備えている。

【００２３】次に、図２、図３および図４を参照して、
本例のアドレス計算装置によるサイクルスチール・アド
レス計算によって命令の実行効率が改善されることを説
明する。図２にはサイクルスチール・アドレス計算を行
わない場合の命令の実行状態を示し、図３および図４に
はそれぞれサイクルスチール・アドレス計算を行った場
合の命令の実行状態を示してある。図３および図４に示
す例を比較すると、後述するように図３に示す例ではア
ドレス計算の一部のみが直前の命令の実行中に進行して
いるのに対して、図４に示す例では全てのアドレス計算
が直前の命令の実行中に終了しており、図４に示す例の
方が実行効率が高い。

【００２４】まず、これらの各図における共通事項を説
明する。各図において第１欄の「実行ステップ」は左か
ら右に向けて実行の時間的順序を示している。図示の場
合には、１ステップはマイクロプロセッサ内で使用され
るクロック信号１周期に対応している。図示の例は、乗
算命令の実行に引き続いて、この結果をメモリに格納す
るための転送命令を実行した場合を想定しており、「実
行ステップ」欄の「ステップＸ」が乗算命令の最終ステ
ップであり、「ステップ１」が転送命令の第１ステップ
である。なお、本例においては乗算のオペランドに応じ
て必要とされるステップ数が変動するために最終ステッ
プを「Ｘ」として、この最終ステップの一つ前および二
つ前のステップをそれぞれ「ステップ（Ｘ−１）」、
「ステップ（Ｘ−２）」として相対的に表示してある。

【００２５】次に、各図における第２、３、４欄におけ
る「内部バス１８」、「内部バス１９」、「内部データ
バス１６」は、それぞれ図１における対応する部分にど
のようなデータが乗っているのかを示している。本例に
おける乗算命令は、乗数と被乗数の倍のビット幅の結果
が得られ、この結果は乗数と同一のビット幅を持つ上位
値と下位値に２分割して格納される。ステップ（Ｘ−
１）、ステップ（Ｘ）において内部バス１８を介しての
「結果Ａ」および「結果Ｂ」の転送がこれを示してい
る。この結果の転送は乗算命令の実行によるものである
から、ステップ（Ｘ−１）およびステップ（Ｘ）に特有
の動作である。これに対して、引き続く転送命令は「ベ
ース＋インデックス＋ディスプレースメント」と呼ばれ
る３つのアドレス計算要素を加算するアドレッシング・
モードによって主記憶装置にアクセスすることを想定し
ており、ベースおよびインデックス値をレジスタ装置７
から内部バス１８、１９を介して読み出すと共に、ディ
スプレースメント値を内部データバス１６を介してアド
レスレジスタ３から読み出してアドレス計算を行うこと
が必要である。ここで、「ＯＰ−Ａ」、「ＯＰ−Ｂ」が
ベースおよびインデックス値を示し、「ＯＰ−Ｃ」がデ
ィスプレースメント値を示している。

【００２６】第５欄の「アドレス演算」は、アドレス演
算装置９２におけるアドレス演算の実行を表しており、
「演算Ａ」は３つのアドレス計算要素の加算の実行を、
「演算Ｂ」は直接アドレッシング・モードとして現れな
いセグメント・ベース値の加算の実行を示している。
「演算Ａ」、「演算Ｂ」は必ずこの順序で行わねばなら
ず、「演算Ｂ」の実行後、次のステップ以降で主記憶装
置に対するアクセスが可能となる。

【００２７】第６欄の「命令デコード状態」は命令デコ
ードの進行を示しており、内部バス監視装置９５でデコ
ード済みの命令をどの命令まで監視できるのかを表す。
「命令Ａ」は先行する乗算命令を示し、「命令Ｂ」は引
き続いて実行される転送命令を示す。

【００２８】図２には、サイクルスチール・アドレス計
算を行なわない場合あるいは行えない場合を示す。例え
ば、製造試験を目的にサイクルスチール・アドレス計算
を禁止する機能を追加しておけば、必要に応じて本図に
示す動作状態を選択することができる。また、サイクル
スチール・アドレス計算機能を許可している通常の状態
においても、第６欄に示すように転送命令を実行するの
と同一のタイミングでやっと転送命令のデコードが完了
するような場合には、内部バス監視装置９５が次に行う
アドレス計算を特定できないので本図に示す状態が発生
する。上述したように、ステップＸまでが乗算命令の実
行であり、ステップ１からが転送命令の実行である。２
つの命令の内部バス動作は重ならず、図において内部バ
スが空いている時期を網掛けして示してある。転送命令
の第１ステップであるステップ１においてアドレスの計
算要素が集められ、ステップ２で演算Ａが実行され、ス
テップ３で演算Ｂが実行される。従って、主記憶装置に
アクセスできる時期は、転送命令の第４ステップ以降で
ある。

【００２９】図３に示す実行状態は、その第６欄に表示
されているように、乗算命令の実行中において、その最
終ステップの１つ前のステップの時点において次の転送
命令のアドレス計算の方法を内部バス監視装置９５が知
りえた場合の動作である。乗算命令は「結果Ａ」および
「結果Ｂ」の格納のために内部バス１８のみを必要と
し、内部バス１９および内部データバス１６は使用しな
い。そこで、これを検出した内部バス監視装置９５は、
アドレス演算制御装置９４にこのことを通報し、内部バ
ス１９を使用してレジスタ装置７から「ＯＰ−Ａ」、
「ＯＰ−Ｂ」を読み出させると共に、内部データバス１
６を使用して「ＯＰ−Ｃ」を読み出させる。

【００３０】ただし「演算Ａ」の実行は「ＯＰ−Ｂ」の
到着後となるので、実際に主記憶装置にアクセスできる
時期は転送命令の第３ステップである「ステップ３」以
降である。

【００３１】図４に示す実行状態は、その第６欄に表示
されているように、乗算命令の実行中において、ステッ
プ（Ｘ−２）以前に次の転送命令のアドレス計算の方法
を内部バス監視装置９５が知りえた場合の動作である。
乗算命令のように実行ステップの数の比較的多い命令に
おいては、このような場合が最も起こり得る場合であ
る。内部バス監視装置９５は「結果Ａ」、「結果Ｂ」の
格納以前に次の転送命令のアドレス計算要素を知ること
ができる。この場合、乗算実行中の全ての内部バスが空
いているステップ（Ｘ−２）の時期を利用して全てのア
ドレス計算要素をアドレス演算装置９２に転送してアド
レス計算を実施し終えることができる。転送命令を実行
する時点では、「演算Ｂ」までが終了しており、即座に
メモリアクセスを開始できる状況にある。ただし、本例
においては、このような場合でも他の制御に支障が発生
しないように、１ステップ後のステップ２においてメモ
リアクセスを開始している。

【００３２】上述したように、図２に示す動作に較べ
て、図３および図４に示す動作を実行すれば、それぞれ
１ステップおよび２ステップ分だけ実行時間を短縮する
ことができる。

【００３３】

【発明の効果】以上説明したように、本発明の集積回路
マイクロプロセッサにおいては、主記憶装置に対するア
ドレス計算のみを専用に行う独立したアドレス計算装置
を備え、このアドレス計算装置が、その他の内部回路部
分が使用している内部バス装置をサイクルスチール動作
を行って時分割的に共用できるようにしてある。従っ
て、本発明によれば、内部バスの配線量などを増加させ
ることなく集積回路マイクロプロセッサの動作効率を改
善することができる。

【図面の簡単な説明】

【図１】本発明の一実施例である集積回路マイクロプロ
セッサの概略構成図である。

【図２】乗算命令および転送命令の実行状態を示す説明
図である。

【図３】図２に示す命令の実行を、図１に示す実施例に
よるサイクルスチール・アドレス計算によって行った場
合の動作例を示す説明図である。

【図４】図２に示す命令の実行を、図１に示す実施例に
よるサイクルスチール・アドレス計算によって行った場
合の別の動作例を示す説明図である。

【符号の説明】

１・・・集積回路マイクロプロセッサ ２・・・データバスインタフェース装置 ３・・・アドレスレジスタ ４・・・データレジスタ ５・・・命令デコード装置 ６・・・転送制御装置 ７・・・レジスタ装置 ８・・・演算装置 ９・・・アドレス計算装置 １１・・・外部データバス １２・・・外部アドレスバス １５・・・内部命令データバス １６・・・内部データバス １８、１９・・・内部バス １８Ａ、１９Ａ・・・内部バス延長部 ２１・・・内部アドレスバス ９２・・・アドレス演算装置 ９３・・・バス結合器 ９４・・・アドレス演算制御装置 ９５・・・内部バス監視装置

Claims (1)

1. 【特許請求の範囲】 【請求項１】 集積回路マイクロプロセッサ内部でのデ
   ータ転送を行うための少なくとも一つの内部バス装置
   と、主記憶装置からフェッチされた機械語命令のうちの
   前記主記憶装置のアドレス計算に必要な情報を記憶する
   アドレスレジスタと、前記主記憶装置のアドレス計算に
   必要なその他の情報を記憶するレジスタ装置と、前記ア
   ドレスレジスタおよび前記レジスタ装置に記憶される情
   報に基づき前記主記憶装置に対するアドレス計算を行う
   アドレス演算装置と、このアドレス演算装置と前記内部
   バス装置の間を結合および切断可能なバス結合器と、前
   記内部バス装置の使用状況を監視する内部バス監視装置
   と、この内部バス監視装置の監視結果に基づいて前記内
   部バス装置の未使用期間を検出し、当該内部バス装置が
   未使用状態にあるときには、前記バス結合器を結合状態
   に設定して前記アドレス演算装置に対してアドレス演算
   を指示するアドレス演算制御装置とを有することを特徴
   とする集積回路マイクロプロセッサのアドレス計算装
   置。