JPH04270438A - 割込制御方式 - Google Patents
割込制御方式Info
- Publication number
- JPH04270438A JPH04270438A JP3065691A JP3065691A JPH04270438A JP H04270438 A JPH04270438 A JP H04270438A JP 3065691 A JP3065691 A JP 3065691A JP 3065691 A JP3065691 A JP 3065691A JP H04270438 A JPH04270438 A JP H04270438A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- bar
- iack
- microprocessor
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 11
- 230000002093 peripheral effect Effects 0.000 abstract description 25
- 238000013500 data storage Methods 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 208000033748 Device issues Diseases 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ベクタアドレスを用い
る割込制御方式に関し、例えばマイクロプロセッサ及び
それにより制御される周辺装置から成る制御システムに
適用して有効な技術に関するものである。
る割込制御方式に関し、例えばマイクロプロセッサ及び
それにより制御される周辺装置から成る制御システムに
適用して有効な技術に関するものである。
【０００２】
【従来の技術】ベクタアドレスを用いる割込制御方式を
有するシステムでは、周辺装置で割込条件が発生すると
周辺装置はマイクロプロセッサに対し割込要求を出し、
これを受けたマイクロプロセッサは周辺装置に対し割込
アクノリッジを返す。この割込アクノリッジを受けた周
辺装置は、例えば割込要因に応じたベクタアドレスを出
力する。マイクロプロセッサはこのベクタアドレスをフ
ェッチし、その後プログラムカウンタ、ステータスレジ
スタをスタックするが、一般にこれらの一連の処理（割
込アクノリッジサイクル）は長く、例えばＨＤ６４１０
１６（Ｈ１６）シングルアクノリッジモードでは４１実
行サイクルである。
有するシステムでは、周辺装置で割込条件が発生すると
周辺装置はマイクロプロセッサに対し割込要求を出し、
これを受けたマイクロプロセッサは周辺装置に対し割込
アクノリッジを返す。この割込アクノリッジを受けた周
辺装置は、例えば割込要因に応じたベクタアドレスを出
力する。マイクロプロセッサはこのベクタアドレスをフ
ェッチし、その後プログラムカウンタ、ステータスレジ
スタをスタックするが、一般にこれらの一連の処理（割
込アクノリッジサイクル）は長く、例えばＨＤ６４１０
１６（Ｈ１６）シングルアクノリッジモードでは４１実
行サイクルである。
【０００３】プログラムカウンタ、ステータスレジスタ
のスタック後、マイクロプロセッサは割込処理ルーチン
の実行に移る。この割込処理ルーチンでは、マイクロプ
ロセッサは必要に応じて割込処理に必要なデータを割込
要求元の周辺装置へ読み込みに行かねばならない。
のスタック後、マイクロプロセッサは割込処理ルーチン
の実行に移る。この割込処理ルーチンでは、マイクロプ
ロセッサは必要に応じて割込処理に必要なデータを割込
要求元の周辺装置へ読み込みに行かねばならない。
【０００４】
【発明が解決しようとする課題】上記従来技術では、割
込アクノリッジサイクルが長い上に、割込処理ルーチン
においてマイクロプロセッサは外部の周辺装置からデー
タを読み込みに行かねばならず、割込処理全体に長い時
間を要していた。
込アクノリッジサイクルが長い上に、割込処理ルーチン
においてマイクロプロセッサは外部の周辺装置からデー
タを読み込みに行かねばならず、割込処理全体に長い時
間を要していた。
【０００５】本発明ではこの割込処理時間を短くし、シ
ステムスループットを向上させることを目的とする。
ステムスループットを向上させることを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、周辺装置には割込アクノリッジ入力を２種類設け、
１つはベクタアドレスを下位バイトデータバスに出力さ
せる割込アクノリッジ （１）入力であり、別の１つは、割込処理ルーチンで必
要なデータを一時的に格納してあるレジスタからデータ
を上位バイトデータバスに出力させる割込アクノリッジ
（２）入力としたものである。
に、周辺装置には割込アクノリッジ入力を２種類設け、
１つはベクタアドレスを下位バイトデータバスに出力さ
せる割込アクノリッジ （１）入力であり、別の１つは、割込処理ルーチンで必
要なデータを一時的に格納してあるレジスタからデータ
を上位バイトデータバスに出力させる割込アクノリッジ
（２）入力としたものである。
【０００７】さらに上記目的を達成するために、マイク
ロプロセッサにも割込アクノリッジ出力を２種類設け、
各々上記周辺装置の割込アクノリッジ（１），（２）入
力に対応したものとし、さらにマイクロプロセッサ内で
ＣＰＵ（Ｃｅｎｔｒａｌ ＰｒｏｃｅｓｓｉｎｇＵｎｉ
ｔ）と独立して割込処理ルーチンで必要なデータを読み
込み可能とするための割込アクノリッジ（２）出力コン
トローラ及び読み込みデータ格納用レジスタを設けたも
のである。
ロプロセッサにも割込アクノリッジ出力を２種類設け、
各々上記周辺装置の割込アクノリッジ（１），（２）入
力に対応したものとし、さらにマイクロプロセッサ内で
ＣＰＵ（Ｃｅｎｔｒａｌ ＰｒｏｃｅｓｓｉｎｇＵｎｉ
ｔ）と独立して割込処理ルーチンで必要なデータを読み
込み可能とするための割込アクノリッジ（２）出力コン
トローラ及び読み込みデータ格納用レジスタを設けたも
のである。
【０００８】
【作用】上記した手段によれば、マイクロプロセッサ内
のＣＰＵがベクタアドレスをフェッチし、プログラムカ
ウンタ、ステータスレジスタのスタックを実行している
最中に、割込処理に必要なデータをマイクロプロセッサ
内の割込アクノリッジ （２）出力コントローラが読み込みにゆき、割込処理ル
ーチンではＣＰＵは外部の周辺装置にアクセスする必要
がなく、処理が高速となる。
のＣＰＵがベクタアドレスをフェッチし、プログラムカ
ウンタ、ステータスレジスタのスタックを実行している
最中に、割込処理に必要なデータをマイクロプロセッサ
内の割込アクノリッジ （２）出力コントローラが読み込みにゆき、割込処理ル
ーチンではＣＰＵは外部の周辺装置にアクセスする必要
がなく、処理が高速となる。
【０００９】
【実施例】図１に本発明の一実施例である割込制御方式
のタイミング図を、図２に本発明の一実施例である割込
制御回路のブロック図を示す。
のタイミング図を、図２に本発明の一実施例である割込
制御回路のブロック図を示す。
【００１０】特に限定はしないが、周辺装置１は通常の
割込要求信号ＩＲＱ（バー）１０と本発明が示す所の割
込信号Ｓ−ＩＲＱ（バー）１１を持っており、特に限定
はしない割込要因の頻度が高いものはＳ−ＩＲＱ（バー
）１１を用いた割込処理を行なう。以下Ｓ−ＩＲＱ（バ
ー）１１の割込処理について説明する。
割込要求信号ＩＲＱ（バー）１０と本発明が示す所の割
込信号Ｓ−ＩＲＱ（バー）１１を持っており、特に限定
はしない割込要因の頻度が高いものはＳ−ＩＲＱ（バー
）１１を用いた割込処理を行なう。以下Ｓ−ＩＲＱ（バ
ー）１１の割込処理について説明する。
【００１１】先ず周辺装置１において割込条件が発生す
ると、周辺装置１は割込要求信号Ｓ−ＩＲＱ（バー）１
１をマイクロプロセッサ２に対し出力する。このＳ−Ｉ
ＲＱ（バー）１１を受けたマイクロプロセッサ２内のＣ
ＰＵ７は、通常の割込アクノリッジ信号ＩＡＣＫ（バー
）１２を周辺装置１に返すと同時に、マイクロプロセッ
サ２内のＳ−ＩＡＣＫ（バー）コントローラ６に起動信
号１４を出力し、この起動信号１４を受けたＳ−ＩＡＣ
Ｋ（バー）コントローラ６はＳ−ＩＡＣＫ（バー）デー
タ格納用レジスタ５をコントロールする為のコントロー
ル信号１５を、Ｓ−ＩＡＣＫ（バー）データ格納用レジ
スタ５に出力し、さらに同時にこのコントロール信号１
５はマイクロプロセッサ２から周辺装置１に対し、本発
明の示す所の割込アクノリッジ信号Ｓ−ＩＡＣＫ（バー
）１３として出力される。
ると、周辺装置１は割込要求信号Ｓ−ＩＲＱ（バー）１
１をマイクロプロセッサ２に対し出力する。このＳ−Ｉ
ＲＱ（バー）１１を受けたマイクロプロセッサ２内のＣ
ＰＵ７は、通常の割込アクノリッジ信号ＩＡＣＫ（バー
）１２を周辺装置１に返すと同時に、マイクロプロセッ
サ２内のＳ−ＩＡＣＫ（バー）コントローラ６に起動信
号１４を出力し、この起動信号１４を受けたＳ−ＩＡＣ
Ｋ（バー）コントローラ６はＳ−ＩＡＣＫ（バー）デー
タ格納用レジスタ５をコントロールする為のコントロー
ル信号１５を、Ｓ−ＩＡＣＫ（バー）データ格納用レジ
スタ５に出力し、さらに同時にこのコントロール信号１
５はマイクロプロセッサ２から周辺装置１に対し、本発
明の示す所の割込アクノリッジ信号Ｓ−ＩＡＣＫ（バー
）１３として出力される。
【００１２】ＩＡＣＫ（バー）１２を受けた周辺装置１
は、内部のベクタアドレスレジスタ４からデータをデー
タバス（下位バイト）９に出力し、又Ｓ−ＩＡＣＫ（バ
ー）１３を受けた周辺装置１は、内部のＳ−ＩＡＣＫ（
バー）データ格納用レジスタ３よりデータをデータバス
（上位バイト）８に出力する。データバス（下位バイト
）９に出力されたデータはマイクロプロセッサ２にデー
タストローブ信号ＤＳ（バー）１６の立上りで取り込ま
れ、割込処理ルーチンの飛び先番地としてプログラムカ
ウンタ１９にセットされる。ＳＥＡＣＫ（バー）１３の
立下りでデータバス（上位バイト）８に出力されたデー
タはマイクロプロセッサ２にＳ−ＩＡＣＫ（バー）１３
の立上りで取り込まれ、マイクロプロセッサ１２内部の
Ｓ−ＩＡＣＫ（バー）データ格納用レジスタ５に格納さ
れる。特に限定はしないが、Ｓ−ＩＡＣＫ（バー）１３
はＩＡＣＫ（バー）１２がＬｏｗの期間中、複数回に渡
ってＬｏｗ−Ｈｉｇｈを繰り返すことにより、複数個の
データを連続してマイクロプロセッサ２内のＳ−ＩＡＣ
Ｋ（バー）データ格納用レジスタ５に格納することがで
きる。
は、内部のベクタアドレスレジスタ４からデータをデー
タバス（下位バイト）９に出力し、又Ｓ−ＩＡＣＫ（バ
ー）１３を受けた周辺装置１は、内部のＳ−ＩＡＣＫ（
バー）データ格納用レジスタ３よりデータをデータバス
（上位バイト）８に出力する。データバス（下位バイト
）９に出力されたデータはマイクロプロセッサ２にデー
タストローブ信号ＤＳ（バー）１６の立上りで取り込ま
れ、割込処理ルーチンの飛び先番地としてプログラムカ
ウンタ１９にセットされる。ＳＥＡＣＫ（バー）１３の
立下りでデータバス（上位バイト）８に出力されたデー
タはマイクロプロセッサ２にＳ−ＩＡＣＫ（バー）１３
の立上りで取り込まれ、マイクロプロセッサ１２内部の
Ｓ−ＩＡＣＫ（バー）データ格納用レジスタ５に格納さ
れる。特に限定はしないが、Ｓ−ＩＡＣＫ（バー）１３
はＩＡＣＫ（バー）１２がＬｏｗの期間中、複数回に渡
ってＬｏｗ−Ｈｉｇｈを繰り返すことにより、複数個の
データを連続してマイクロプロセッサ２内のＳ−ＩＡＣ
Ｋ（バー）データ格納用レジスタ５に格納することがで
きる。
【００１３】次にＣＰＵ７はプログラムカウンタ１９の
飛び先番地に従い割込処理ルーチンの処理を開始するが
、この処理において必要な周辺装置１の持つデータは、
既にマイクロプロセッサ２内のＳ−ＩＡＣＫ（バー）デ
ータ格納用レジスタ５に格納されており、ＣＰＵ７は割
込処理ルーチンプログラムに従い適宜、コントロール信
号１７を用いてＳ−ＩＡＣＫ（バー）データ格納用レジ
スタ５から内部データバス１８を介して必要なデータを
高速に取り出すことが可能であり、割込処理の高速化が
図れる。
飛び先番地に従い割込処理ルーチンの処理を開始するが
、この処理において必要な周辺装置１の持つデータは、
既にマイクロプロセッサ２内のＳ−ＩＡＣＫ（バー）デ
ータ格納用レジスタ５に格納されており、ＣＰＵ７は割
込処理ルーチンプログラムに従い適宜、コントロール信
号１７を用いてＳ−ＩＡＣＫ（バー）データ格納用レジ
スタ５から内部データバス１８を介して必要なデータを
高速に取り出すことが可能であり、割込処理の高速化が
図れる。
【００１４】尚、本実施例ではＳ−ＩＡＣＫ（バー）デ
ータ格納用レジスタ３及び５を専用に設けたが、特に専
用である必要はなく、汎用内部レジスタ或いは汎用内部
ＲＡＭでもかまわない。
ータ格納用レジスタ３及び５を専用に設けたが、特に専
用である必要はなく、汎用内部レジスタ或いは汎用内部
ＲＡＭでもかまわない。
【００１５】又、本実施例ではＩＲＱ（バー）１０とＳ
−ＩＲＱ（バー）１１を割込要因の頻度により分けて使
用することを前提としていたが、本発明は特にそのよう
な前提に限定されるものではなく、一般にベクタアドレ
スを有する割込制御方式に適用されるものである。
−ＩＲＱ（バー）１１を割込要因の頻度により分けて使
用することを前提としていたが、本発明は特にそのよう
な前提に限定されるものではなく、一般にベクタアドレ
スを有する割込制御方式に適用されるものである。
【００１６】
【発明の効果】本発明によれば、ベクタアドレスを用い
た割込制御方式において、割込処理ルーチンにおけるマ
イクロプロセッサの外部周辺装置へのアクセスを減らす
ことにより、割込処理時間の短縮を図ることができる。
た割込制御方式において、割込処理ルーチンにおけるマ
イクロプロセッサの外部周辺装置へのアクセスを減らす
ことにより、割込処理時間の短縮を図ることができる。
【図１】本発明の一実施例として、ベクタアドレスと並
行して４個のデータを周辺装置がマイクロプロセッサに
出力した場合のタイミング図である。
行して４個のデータを周辺装置がマイクロプロセッサに
出力した場合のタイミング図である。
【図２】本発明の割込制御方式を用いた場合のマイクロ
プロセッサと周辺装置の構成例を示すブロック図である
。
プロセッサと周辺装置の構成例を示すブロック図である
。
１…周辺装置、２…マイクロプロセッサ、３，５…Ｓ−
ＩＡＣＫ（バー）データ格納用レジスタ、６…Ｓ−ＩＡ
ＣＫ（バー）コントローラ、７…ＣＰＵ、８…データバ
ス（上位バイト）、９…データバス（下位バイト）、１
１…割込要求信号（２）Ｓ−ＩＲＱ（バー）、１２…割
込アクノリッジ信号（１）ＩＡＣＫ（バー）、１３…割
込アクノリッジ信号（２）Ｓ−ＩＡＣＫ（バー）。
ＩＡＣＫ（バー）データ格納用レジスタ、６…Ｓ−ＩＡ
ＣＫ（バー）コントローラ、７…ＣＰＵ、８…データバ
ス（上位バイト）、９…データバス（下位バイト）、１
１…割込要求信号（２）Ｓ−ＩＲＱ（バー）、１２…割
込アクノリッジ信号（１）ＩＡＣＫ（バー）、１３…割
込アクノリッジ信号（２）Ｓ−ＩＡＣＫ（バー）。
Claims (4)
- 【請求項１】割込要求出力と割込アクノリッジ入力とベ
クタアドレス出力を有する割込制御装置において、割込
アクノリッジ入力により内部データが連続的に出力可能
となることを特徴とする割込制御装置。 - 【請求項２】割込要求入力と割込アクノリッジ出力とベ
クタアドレス入力を有する割込制御装置において、ベク
タアドレスの入力と並行して独立に割込アクノリッジ出
力により割込要求元の内部データを連続的に入力可能と
なることを特徴とする割込制御装置。 - 【請求項３】請求項第１項記載の割込制御装置と請求項
第２項記載の割込制御装置からなることを特徴とする割
込制御方式。 - 【請求項４】割込要因に応じた複数の割込制御方法を有
する割込制御方式において、複数の割込制御方法のうち
１つは請求項第３項記載の割込制御方法であることを特
徴とする割込制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3065691A JPH04270438A (ja) | 1991-02-26 | 1991-02-26 | 割込制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3065691A JPH04270438A (ja) | 1991-02-26 | 1991-02-26 | 割込制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04270438A true JPH04270438A (ja) | 1992-09-25 |
Family
ID=12309817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3065691A Pending JPH04270438A (ja) | 1991-02-26 | 1991-02-26 | 割込制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04270438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5928348A (en) * | 1997-03-19 | 1999-07-27 | Mitsubishi Denki Kabushiki Kaisha | Method of processing interrupt requests and information processing apparatus using the method |
-
1991
- 1991-02-26 JP JP3065691A patent/JPH04270438A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5928348A (en) * | 1997-03-19 | 1999-07-27 | Mitsubishi Denki Kabushiki Kaisha | Method of processing interrupt requests and information processing apparatus using the method |
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