JPH07221739A - 可用性を高めるためのデータ処理システムおよび方法 - Google Patents
可用性を高めるためのデータ処理システムおよび方法Info
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- JPH07221739A JPH07221739A JP6324185A JP32418594A JPH07221739A JP H07221739 A JPH07221739 A JP H07221739A JP 6324185 A JP6324185 A JP 6324185A JP 32418594 A JP32418594 A JP 32418594A JP H07221739 A JPH07221739 A JP H07221739A
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- Maintenance And Management Of Digital Transmission (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】 主プロセッサからの特性障害データ・パター
ンの検出速度を高め、高速のホット待機データ処理シス
テムの有効な実時間制御を実現する。 【構成】 本発明は、可用性の高いデータ処理システム
を対象とする。このシステムは、直列データ・ストリー
ムによる通信ネットワークの第１のノードにあって、主
プロセッサにおける障害を示す特性パターンを有するア
ラーム信号をネットワークに出力するための障害検出論
理を有する主プロセッサを含む。本発明のシステムはさ
らに、通信ネットワークの第２のノードにあって、ネッ
トワークに接続された第１の事象駆動インターフェース
を有する、アラーム信号を検出するための第１の待機プ
ロセッサを含む。事象駆動インターフェースによって特
性パターンが検出されたとき、第１の待機プロセッサ内
の切替え論理が、第１の待機プロセッサ内の主状況を呼
び出す。
ンの検出速度を高め、高速のホット待機データ処理シス
テムの有効な実時間制御を実現する。 【構成】 本発明は、可用性の高いデータ処理システム
を対象とする。このシステムは、直列データ・ストリー
ムによる通信ネットワークの第１のノードにあって、主
プロセッサにおける障害を示す特性パターンを有するア
ラーム信号をネットワークに出力するための障害検出論
理を有する主プロセッサを含む。本発明のシステムはさ
らに、通信ネットワークの第２のノードにあって、ネッ
トワークに接続された第１の事象駆動インターフェース
を有する、アラーム信号を検出するための第１の待機プ
ロセッサを含む。事象駆動インターフェースによって特
性パターンが検出されたとき、第１の待機プロセッサ内
の切替え論理が、第１の待機プロセッサ内の主状況を呼
び出す。
Description
【０００１】
【産業上の利用分野】ここに開示する本発明は、広義に
は、データ処理システムに関し、より詳細には有限状態
機械（finite state machine）を使用する高可用性のデ
ータ処理システムおよび方法に関する。
は、データ処理システムに関し、より詳細には有限状態
機械（finite state machine）を使用する高可用性のデ
ータ処理システムおよび方法に関する。
【０００２】
【従来の技術】本発明は、以下の米国特許出願に関連す
る。 ・米国において１９９３年３月１日出願の、"Informati
on Collection Architecture and Method for a Data C
ommunications Network"と題する、Ｊ．Ｇ．ワツラフス
キ（Waclawsky）、ポールＣ．ハーシー（Hershey）、ケ
ニス Ｊ．バーカー（KennethJ.Barker）、およびチャ
ールズ Ｓ．リンガフェルト（Charles S.Lingafelt）
の米国特許出願第０８／０２４５７２号（特願平６−６
２２３号）。 ・同１９９３年３月１日出願の、"Event Driven Interf
ace for a System forMonitoring and Controlling a D
ata Communications Network"と題する、ハーシー、ワ
ツラフスキ、バーカーおよびリンガフェルトの米国特許
出願第０８／０２４５６３号（特願平６−６３０１号に
関連）。 ・同１９９３年３月１日出願の、" System and Method
for Configuring an Event Driven Interface and Anal
yzing Its Output for Monitoring and Controlling a
Data Communications Network"と題する、ワツラフスキ
およびハーシーの米国特許出願第０８／０２４５４２号
（特願平６−６５７８号）。 ・同１９９３年１０月１５日出願の、"System and Meth
od for Adaptive,Active Monitoring of a Serial Data
Stream Having a Characteristic Pattern"と題する、
ハーシーおよびワツラフスキの米国特許出願第０８／１
３８０４５号。
る。 ・米国において１９９３年３月１日出願の、"Informati
on Collection Architecture and Method for a Data C
ommunications Network"と題する、Ｊ．Ｇ．ワツラフス
キ（Waclawsky）、ポールＣ．ハーシー（Hershey）、ケ
ニス Ｊ．バーカー（KennethJ.Barker）、およびチャ
ールズ Ｓ．リンガフェルト（Charles S.Lingafelt）
の米国特許出願第０８／０２４５７２号（特願平６−６
２２３号）。 ・同１９９３年３月１日出願の、"Event Driven Interf
ace for a System forMonitoring and Controlling a D
ata Communications Network"と題する、ハーシー、ワ
ツラフスキ、バーカーおよびリンガフェルトの米国特許
出願第０８／０２４５６３号（特願平６−６３０１号に
関連）。 ・同１９９３年３月１日出願の、" System and Method
for Configuring an Event Driven Interface and Anal
yzing Its Output for Monitoring and Controlling a
Data Communications Network"と題する、ワツラフスキ
およびハーシーの米国特許出願第０８／０２４５４２号
（特願平６−６５７８号）。 ・同１９９３年１０月１５日出願の、"System and Meth
od for Adaptive,Active Monitoring of a Serial Data
Stream Having a Characteristic Pattern"と題する、
ハーシーおよびワツラフスキの米国特許出願第０８／１
３８０４５号。
【０００３】有限状態機械（finite state machine：Ｆ
ＳＭ）は、一般に遠隔通信プロトコルおよび入出力プロ
セッサを実施する際に使用される。というのは、有限状
態機械は、起こり得るすべての状態を完全にかつ明確に
定義できるからである。しかし、有限状態機械の問題点
は、状態の順序の定義および各状態で達成すべき随伴動
作の定義である。従来の有限状態機械の実施態様は、長
くて複雑なプログラム・コード・セットを必要とした。
この問題は、上記の米国特許出願第０８／１３８０４５
号によって解決された。適応活動モニタ（adaptive act
ive monitor）は、ビット・ストリームにおける特性デ
ータ・パターンの出現を検出するように構成された有限
状態機械（ＦＳＭ）を含む。この適応活動モニタは、高
速ネットワーク上の直列データ・ストリームについて
の、開始区切り情報、トークン、種々のフレーム、プロ
トコル情報等の特性ビット・パターンを検出するのに役
立つ。この直列データ・ストリームは、２進ビットの直
列パターンを含み、複数の状態シンボル（例えば、トー
クンリング・ネットワークにおいてはＪ，Ｋ，０，１の
４状態；ＦＤＤＩネットワークではさらに複数の状態シ
ンボルが可能）を持つ直列パターンを含むことができ
る。ＦＳＭはこのようなパターンを首尾よく検出した場
合、パターン・アラーム信号を出力して、特性データ・
パターンの検出が成功したことを示す。
ＳＭ）は、一般に遠隔通信プロトコルおよび入出力プロ
セッサを実施する際に使用される。というのは、有限状
態機械は、起こり得るすべての状態を完全にかつ明確に
定義できるからである。しかし、有限状態機械の問題点
は、状態の順序の定義および各状態で達成すべき随伴動
作の定義である。従来の有限状態機械の実施態様は、長
くて複雑なプログラム・コード・セットを必要とした。
この問題は、上記の米国特許出願第０８／１３８０４５
号によって解決された。適応活動モニタ（adaptive act
ive monitor）は、ビット・ストリームにおける特性デ
ータ・パターンの出現を検出するように構成された有限
状態機械（ＦＳＭ）を含む。この適応活動モニタは、高
速ネットワーク上の直列データ・ストリームについて
の、開始区切り情報、トークン、種々のフレーム、プロ
トコル情報等の特性ビット・パターンを検出するのに役
立つ。この直列データ・ストリームは、２進ビットの直
列パターンを含み、複数の状態シンボル（例えば、トー
クンリング・ネットワークにおいてはＪ，Ｋ，０，１の
４状態；ＦＤＤＩネットワークではさらに複数の状態シ
ンボルが可能）を持つ直列パターンを含むことができ
る。ＦＳＭはこのようなパターンを首尾よく検出した場
合、パターン・アラーム信号を出力して、特性データ・
パターンの検出が成功したことを示す。
【０００４】適応活動モニタの発明の特徴の１つは、有
限状態機械（ＦＳＭ）およびその相互接続がプログラミ
ング可能なことである。各ＦＳＭは、１つのアドレス・
レジスタと１つのメモリからなる。アドレス・レジスタ
は、ｎ−Ｘビット幅の第１の部分とＸビット幅の第２の
部分の２つの部分を有する。Ｘは２進データでは１ビッ
トであり、マンチェスタ符号化データでは２ビットから
なる１ワードであり、またはＦＤＤＩ符号化データでは
５ビットからなる１ワードである。Ｘビット幅の部分
は、関連する特性データ・パターンを含む入力データ・
ストリームに結合される。ｎ−Ｘビット幅の部分は、メ
モリから出力されるデータを含む。アドレス・レジスタ
からメモリに適用される次のアドレスは、ｎ−Ｘビット
幅の部分と入力データ・ストリームから次に到着するＸ
ビットのワードとから成る。
限状態機械（ＦＳＭ）およびその相互接続がプログラミ
ング可能なことである。各ＦＳＭは、１つのアドレス・
レジスタと１つのメモリからなる。アドレス・レジスタ
は、ｎ−Ｘビット幅の第１の部分とＸビット幅の第２の
部分の２つの部分を有する。Ｘは２進データでは１ビッ
トであり、マンチェスタ符号化データでは２ビットから
なる１ワードであり、またはＦＤＤＩ符号化データでは
５ビットからなる１ワードである。Ｘビット幅の部分
は、関連する特性データ・パターンを含む入力データ・
ストリームに結合される。ｎ−Ｘビット幅の部分は、メ
モリから出力されるデータを含む。アドレス・レジスタ
からメモリに適用される次のアドレスは、ｎ−Ｘビット
幅の部分と入力データ・ストリームから次に到着するＸ
ビットのワードとから成る。
【０００５】各メモリは、複数のデータ記憶位置を有
し、各データ記憶位置は、次のアドレスの一部としてア
ドレス・レジスタに出力されるｎ−Ｘビットを含む第１
の部分を有する。メモリの記憶位置の多くは、ＦＳＭ
が、指定された成分ビット・パターンを検出しない場合
にアドレス・レジスタをリセットするコマンドを格納す
る第２の部分を有する。
し、各データ記憶位置は、次のアドレスの一部としてア
ドレス・レジスタに出力されるｎ−Ｘビットを含む第１
の部分を有する。メモリの記憶位置の多くは、ＦＳＭ
が、指定された成分ビット・パターンを検出しない場合
にアドレス・レジスタをリセットするコマンドを格納す
る第２の部分を有する。
【０００６】特性ビット・パターンは複数の成分ビット
・パターンで構成されうる。ＦＳＭのメモリ内の終端記
憶位置は、別のＦＳＭにデータ・ストリームの分析を開
始するように告げる開始信号値を含むことができる（こ
の場合、少なくとも２つのＦＳＭで構成される）。先行
するＦＭＳメモリ内の終端記憶位置が、指定された成分
ビット・パターンの最終ビットの整合に成功した場合
は、後続のＦＳＭに開始信号を出力する。後続のＦＳＭ
は、特性データ・パターンにおける次の成分ビット・パ
ターンに関して、データ・ストリームを分析する。ＦＳ
Ｍのメモリは、その再構成により異なる成分ビット・パ
ターンを検出できるようにする書込み可能なＲＡＭでよ
い。
・パターンで構成されうる。ＦＳＭのメモリ内の終端記
憶位置は、別のＦＳＭにデータ・ストリームの分析を開
始するように告げる開始信号値を含むことができる（こ
の場合、少なくとも２つのＦＳＭで構成される）。先行
するＦＭＳメモリ内の終端記憶位置が、指定された成分
ビット・パターンの最終ビットの整合に成功した場合
は、後続のＦＳＭに開始信号を出力する。後続のＦＳＭ
は、特性データ・パターンにおける次の成分ビット・パ
ターンに関して、データ・ストリームを分析する。ＦＳ
Ｍのメモリは、その再構成により異なる成分ビット・パ
ターンを検出できるようにする書込み可能なＲＡＭでよ
い。
【０００７】データ処理技術における以前からの問題
は、高信頼性システムにデータ処理資源の連続的な可用
性ないしは使用可能性を与えることである。従来技術で
は、主プロセッサが故障したときに、主プロセッサの代
わりをする待機プロセッサを提供する冗長システムが構
成されている。待機プロセッサの切り替えを開始するた
めに様々な技法が使用されてきた。待機プロセッサは、
主プロセッサと同期して、主プロセッサと同じプログラ
ムを実行できるが、出力を生成しない。待機プロセッサ
は、主プロセッサからのハートビート信号を監視して、
主プロセッサの動作状態を周期的に検査する。待機プロ
セッサは、主プロセッサが故障していることを感知した
場合、切り替わって主プロセッサの機能を実行し、主プ
ロセッサによって生成されたはずの出力を生成する。切
り替えの制御は、待機プロセッサが主プロセッサに停止
を告げる信号を送ることによって開始することができ、
同時に待機プロセッサは主プロセッサの機能を引き継
ぐ。これは、ホット待機（hot-standby）構成として知
られている。
は、高信頼性システムにデータ処理資源の連続的な可用
性ないしは使用可能性を与えることである。従来技術で
は、主プロセッサが故障したときに、主プロセッサの代
わりをする待機プロセッサを提供する冗長システムが構
成されている。待機プロセッサの切り替えを開始するた
めに様々な技法が使用されてきた。待機プロセッサは、
主プロセッサと同期して、主プロセッサと同じプログラ
ムを実行できるが、出力を生成しない。待機プロセッサ
は、主プロセッサからのハートビート信号を監視して、
主プロセッサの動作状態を周期的に検査する。待機プロ
セッサは、主プロセッサが故障していることを感知した
場合、切り替わって主プロセッサの機能を実行し、主プ
ロセッサによって生成されたはずの出力を生成する。切
り替えの制御は、待機プロセッサが主プロセッサに停止
を告げる信号を送ることによって開始することができ、
同時に待機プロセッサは主プロセッサの機能を引き継
ぐ。これは、ホット待機（hot-standby）構成として知
られている。
【０００８】この従来技術の高可用性手法の問題点は、
ハートビート信号の監視と切り替えの制御が、一連のプ
ログラム式命令によって行われることである。プログラ
ム式命令の実行は時間がかかり、したがって、監視プロ
グラムが実行を完了し制御信号を発行して切り替え動作
を始めるまで、切り替え動作は待たなければならない。
従来技術のホット待機構成は、重要な適用業務におい
て、高速で可用性の高いデータ処理を可能にするのに十
分なほど速くない。
ハートビート信号の監視と切り替えの制御が、一連のプ
ログラム式命令によって行われることである。プログラ
ム式命令の実行は時間がかかり、したがって、監視プロ
グラムが実行を完了し制御信号を発行して切り替え動作
を始めるまで、切り替え動作は待たなければならない。
従来技術のホット待機構成は、重要な適用業務におい
て、高速で可用性の高いデータ処理を可能にするのに十
分なほど速くない。
【０００９】
【発明が解決しようとする課題】したがって、本発明の
一目的は、主プロセッサからの特性障害データ・パター
ン（特性アラーム・パターン）の検出速度を高め、高速
のホット待機データ処理システムの有効な実時間制御を
得ることである。
一目的は、主プロセッサからの特性障害データ・パター
ン（特性アラーム・パターン）の検出速度を高め、高速
のホット待機データ処理システムの有効な実時間制御を
得ることである。
【００１０】本発明のもう１つの目的は、主プロセッサ
から特性障害データ・パターンを検出するため、高速の
プログラム式有限状態機械を提供することである。
から特性障害データ・パターンを検出するため、高速の
プログラム式有限状態機械を提供することである。
【００１１】本発明のもう１つの目的は、高速データ処
理システムにおいて特性障害データ・パターンを検出す
ることである。
理システムにおいて特性障害データ・パターンを検出す
ることである。
【００１２】
【課題を解決するための手段】本発明は、可用性の高い
データ処理システムを対象とする。すなわち、本発明の
システムは、直列データ・ストリームによる通信ネット
ワークの第１のノードにあって、障害を示す特性パター
ンをもつアラーム信号をネットワークに出力するための
障害検出論理を有する主プロセッサを含む。
データ処理システムを対象とする。すなわち、本発明の
システムは、直列データ・ストリームによる通信ネット
ワークの第１のノードにあって、障害を示す特性パター
ンをもつアラーム信号をネットワークに出力するための
障害検出論理を有する主プロセッサを含む。
【００１３】本発明のシステムはさらに、通信ネットワ
ークの第２のノードにあって、ネットワークに接続され
た第１の事象駆動インターフェースを有し、アラーム信
号を検出するための第１の待機プロセッサを含む。
ークの第２のノードにあって、ネットワークに接続され
た第１の事象駆動インターフェースを有し、アラーム信
号を検出するための第１の待機プロセッサを含む。
【００１４】本発明のシステムはさらに以下のような構
成要素を含む。 ・第１の事象駆動インターフェースにあって、ｎ−ｘビ
ットを含む第１の部分と、その入力が直列ストリームに
接続された複数のｘビットを含む第２の部分とを有す
る、直列データ・ストリームからｘビットのワードを受
け取るための第１のｎビット・アドレス・レジスタ。 ・それぞれがｎ−ｘビットを含む第１の部分を有する複
数のデータ記憶位置と、第１のアドレス・レジスタの出
力に接続されたｎビット・アドレス入力とを有し、第１
と第２のデータ記憶位置に記憶されたデータが、特性ア
ラーム・パターンに関するデジタル・フィルタを表すよ
うに構成された第１のアドレス可能メモリ。 ・直列データ・ストリームからのｘビットのワードを連
結して第１のメモリの第２のデータ記憶位置のアドレス
を構成するために、データを第１のメモリの第１のデー
タ記憶位置から第１のアドレス・レジスタの第１の部分
に転送するための、第１のメモリの出力から第１のレジ
スタの入力へのフィードバック経路。 ・特性パターンがデジタル・フィルタによって検出され
たときに出力される切替え信号値が上記の第１のメモリ
の第２のデータ記憶位置に記憶され、第１の待機プロセ
ッサにあって、この第２のデータ記憶位置に接続された
第１の待機プロセッサ内の主状況を呼び出すための切替
え論理。
成要素を含む。 ・第１の事象駆動インターフェースにあって、ｎ−ｘビ
ットを含む第１の部分と、その入力が直列ストリームに
接続された複数のｘビットを含む第２の部分とを有す
る、直列データ・ストリームからｘビットのワードを受
け取るための第１のｎビット・アドレス・レジスタ。 ・それぞれがｎ−ｘビットを含む第１の部分を有する複
数のデータ記憶位置と、第１のアドレス・レジスタの出
力に接続されたｎビット・アドレス入力とを有し、第１
と第２のデータ記憶位置に記憶されたデータが、特性ア
ラーム・パターンに関するデジタル・フィルタを表すよ
うに構成された第１のアドレス可能メモリ。 ・直列データ・ストリームからのｘビットのワードを連
結して第１のメモリの第２のデータ記憶位置のアドレス
を構成するために、データを第１のメモリの第１のデー
タ記憶位置から第１のアドレス・レジスタの第１の部分
に転送するための、第１のメモリの出力から第１のレジ
スタの入力へのフィードバック経路。 ・特性パターンがデジタル・フィルタによって検出され
たときに出力される切替え信号値が上記の第１のメモリ
の第２のデータ記憶位置に記憶され、第１の待機プロセ
ッサにあって、この第２のデータ記憶位置に接続された
第１の待機プロセッサ内の主状況を呼び出すための切替
え論理。
【００１５】さらに、本発明によれば、通信ネットワー
クの第３のノードにあって、ネットワークに接続された
第２の事象駆動インターフェースを有し、アラーム信号
を検出するための第２の待機プロセッサを含むこともで
きる。
クの第３のノードにあって、ネットワークに接続された
第２の事象駆動インターフェースを有し、アラーム信号
を検出するための第２の待機プロセッサを含むこともで
きる。
【００１６】この場合の本発明のシステムはさらに以下
のような構成を含む。 ・第２の事象駆動インターフェースにあって、ｎ−ｘビ
ットを含む第１の部分と、その入力が直列ストリームに
接続された複数のｘビットを含む第２の部分とを有す
る、直列データ・ストリームからｘビットのワードを受
け取るための第２のｎビット・アドレス・レジスタ。 ・それぞれがｎ−ｘビットを含む第１の部分を有する複
数のデータ記憶位置と、第２のアドレス・レジスタの出
力に接続されたｎビット・アドレス入力とを有し、第１
と第２のデータ記憶位置に記憶されたデータが特性アラ
ーム・パターンに関するデジタル・フィルタを表すよう
に構成された第２のアドレス可能メモリ。 ・直列データ・ストリームからのｘビットのワードを連
結して第２のメモリの第２のデータ記憶位置のアドレス
を構成するために、データを第２のメモリ内の第１のデ
ータ記憶位置から第２のアドレス・レジスタの第１の部
分に転送するための、第２のメモリの出力から第２のレ
ジスタの入力へのフィードバック経路。 ・デジタル・フィルタによって特性パターンが検出され
たときに出力される待機活動化信号値が第２のメモリの
第２のデータ記憶位置に記憶され、第２の待機プロセッ
サにあって、この第２のメモリ内の第２のデータ記憶位
置に接続された、第２の待機プロセッサ内のホット待機
状況を呼び出すための活動化論理。
のような構成を含む。 ・第２の事象駆動インターフェースにあって、ｎ−ｘビ
ットを含む第１の部分と、その入力が直列ストリームに
接続された複数のｘビットを含む第２の部分とを有す
る、直列データ・ストリームからｘビットのワードを受
け取るための第２のｎビット・アドレス・レジスタ。 ・それぞれがｎ−ｘビットを含む第１の部分を有する複
数のデータ記憶位置と、第２のアドレス・レジスタの出
力に接続されたｎビット・アドレス入力とを有し、第１
と第２のデータ記憶位置に記憶されたデータが特性アラ
ーム・パターンに関するデジタル・フィルタを表すよう
に構成された第２のアドレス可能メモリ。 ・直列データ・ストリームからのｘビットのワードを連
結して第２のメモリの第２のデータ記憶位置のアドレス
を構成するために、データを第２のメモリ内の第１のデ
ータ記憶位置から第２のアドレス・レジスタの第１の部
分に転送するための、第２のメモリの出力から第２のレ
ジスタの入力へのフィードバック経路。 ・デジタル・フィルタによって特性パターンが検出され
たときに出力される待機活動化信号値が第２のメモリの
第２のデータ記憶位置に記憶され、第２の待機プロセッ
サにあって、この第２のメモリ内の第２のデータ記憶位
置に接続された、第２の待機プロセッサ内のホット待機
状況を呼び出すための活動化論理。
【００１７】さらに、本発明によれば、主プロセッサ
が、データ処理における障害を示す第２の特性パターン
を有する障害信号を出力するデータ処理エレメントに接
続されたシステム・バスを含む。この主プロセッサは、
システム・バスに接続され、障害信号を検出するための
第２の事象駆動インターフェースを有する。
が、データ処理における障害を示す第２の特性パターン
を有する障害信号を出力するデータ処理エレメントに接
続されたシステム・バスを含む。この主プロセッサは、
システム・バスに接続され、障害信号を検出するための
第２の事象駆動インターフェースを有する。
【００１８】この場合の本発明のシステムはさらに以下
のような構成を含む。 ・第２の事象駆動インターフェースにあって、ｎ−ｘビ
ットを含む第１の部分と、その入力がシステム・バスに
接続された複数のｘビットを含む第２の部分とを有す
る、システム・バスからｘビットのワードを受け取るた
めの第２のｎビット・アドレス・レジスタ。 ・それぞれがｎ−ｘビットを含む第１の部分を有する複
数のデータ記憶位置と、第２のアドレス・レジスタの出
力に接続されたｎビット・アドレス入力とを有し、第１
と第２のデータ記憶位置に記憶されたデータが第２の特
性アラーム・パターンに関するデジタル・フィルタを表
すように構成された第２のアドレス可能メモリ。 ・直列データ・ストリームからのｘビットのワードを連
鎖して第２のメモリの第２のデータ記憶位置のアドレス
を構成するために、データを第２のメモリ内の第１のデ
ータ記憶位置から第２のアドレス・レジスタの第１の部
分に転送するための、第２のメモリの出力から第２のレ
ジスタの入力へのフィードバック経路。 ・デジタル・フィルタによって第２の特性パターンが検
出されたときに出力される障害検出信号値が第２のメモ
リの第２のデータ記憶位置に記憶され、主プロセッサに
あって、この第２のメモリ内の第２のデータ記憶位置に
接続された、障害検出信号値に応じてアラーム信号をネ
ットワークに伝送するための障害検出論理。
のような構成を含む。 ・第２の事象駆動インターフェースにあって、ｎ−ｘビ
ットを含む第１の部分と、その入力がシステム・バスに
接続された複数のｘビットを含む第２の部分とを有す
る、システム・バスからｘビットのワードを受け取るた
めの第２のｎビット・アドレス・レジスタ。 ・それぞれがｎ−ｘビットを含む第１の部分を有する複
数のデータ記憶位置と、第２のアドレス・レジスタの出
力に接続されたｎビット・アドレス入力とを有し、第１
と第２のデータ記憶位置に記憶されたデータが第２の特
性アラーム・パターンに関するデジタル・フィルタを表
すように構成された第２のアドレス可能メモリ。 ・直列データ・ストリームからのｘビットのワードを連
鎖して第２のメモリの第２のデータ記憶位置のアドレス
を構成するために、データを第２のメモリ内の第１のデ
ータ記憶位置から第２のアドレス・レジスタの第１の部
分に転送するための、第２のメモリの出力から第２のレ
ジスタの入力へのフィードバック経路。 ・デジタル・フィルタによって第２の特性パターンが検
出されたときに出力される障害検出信号値が第２のメモ
リの第２のデータ記憶位置に記憶され、主プロセッサに
あって、この第２のメモリ内の第２のデータ記憶位置に
接続された、障害検出信号値に応じてアラーム信号をネ
ットワークに伝送するための障害検出論理。
【００１９】本発明のシステムはさらに、主プロセッサ
にあって、第２のメモリ内の第２のデータ記憶位置に接
続された、データ処理エレメントにおける障害を訂正す
るために、障害検出信号値に応じて修正信号を生成する
ための障害訂正論理を含むこともできる。
にあって、第２のメモリ内の第２のデータ記憶位置に接
続された、データ処理エレメントにおける障害を訂正す
るために、障害検出信号値に応じて修正信号を生成する
ための障害訂正論理を含むこともできる。
【００２０】
【実施例】本発明は、高可用性データ処理システムを対
象とする。直列データ・ストリームによる通信ネットワ
ークの第１のノードにあって、障害を示す特性パターン
を有するアラーム信号をネットワークに出力するための
障害検出論理を有する主プロセッサを含む。本発明はさ
らに、通信ネットワークの第２のノードにあって、ネッ
トワークに接続された第１の事象駆動インターフェース
を有する、アラーム信号を検出するための第１の待機プ
ロセッサを含む。事象駆動インターフェースによって特
性パターンが検出されたとき、第１の待機プロセッサ内
の切替え論理が、第１の待機プロセッサ内の主状況を呼
び出す。
象とする。直列データ・ストリームによる通信ネットワ
ークの第１のノードにあって、障害を示す特性パターン
を有するアラーム信号をネットワークに出力するための
障害検出論理を有する主プロセッサを含む。本発明はさ
らに、通信ネットワークの第２のノードにあって、ネッ
トワークに接続された第１の事象駆動インターフェース
を有する、アラーム信号を検出するための第１の待機プ
ロセッサを含む。事象駆動インターフェースによって特
性パターンが検出されたとき、第１の待機プロセッサ内
の切替え論理が、第１の待機プロセッサ内の主状況を呼
び出す。
【００２１】障害の特性パターンの例（ネットワーク−
ビーコン）：本節では、ＩＥＥＥ８０２．５トークン・
リング・ネットワーク上で障害を示す特性パターンに関
する障害検出機能の例を示す（文献１）。ＩＥＥＥ８０
２．５プロトコルでは、データは、ＬＬＣフレーム・デ
ータとＭＡＣフレーム・データを含む。ＬＬＣフレーム
・データは、ユーザ・データ、ソース・アドレス、宛先
アドレスおよび制御フィールド・オーバヘッドを含む。
ＭＡＣフレーム・データは、トークン・リング・ネット
ワークの動作とリングに影響を及ぼすあらゆるリング・
ステーション動作とを制御するデータを含む。そのよう
なデータは、ネットワークがデータを伝送する準備をす
る間必要となる。ＭＡＣフレームの例には、最も近い隣
接局の通知およびビーコン（断線などの重大な障害を知
らせるためにくり返し送られるメッセージ）がある。
ビーコン）：本節では、ＩＥＥＥ８０２．５トークン・
リング・ネットワーク上で障害を示す特性パターンに関
する障害検出機能の例を示す（文献１）。ＩＥＥＥ８０
２．５プロトコルでは、データは、ＬＬＣフレーム・デ
ータとＭＡＣフレーム・データを含む。ＬＬＣフレーム
・データは、ユーザ・データ、ソース・アドレス、宛先
アドレスおよび制御フィールド・オーバヘッドを含む。
ＭＡＣフレーム・データは、トークン・リング・ネット
ワークの動作とリングに影響を及ぼすあらゆるリング・
ステーション動作とを制御するデータを含む。そのよう
なデータは、ネットワークがデータを伝送する準備をす
る間必要となる。ＭＡＣフレームの例には、最も近い隣
接局の通知およびビーコン（断線などの重大な障害を知
らせるためにくり返し送られるメッセージ）がある。
【００２２】ＩＥＥＥ８０２．５トークン・リング規格
には、４つのチャネル記号｛Ｊ，Ｋ，０，１｝が含まれ
ている（文献２）。これらの記号の固有の文字列が、ト
ークン・リングで使用される３つの基本フォーマット、
すなわち、打切り、トークンおよびフレームを構成す
る。これらのフォーマットを、図１の（Ａ）、（Ｂ）、
（Ｃ）に示す。これらのフォーマット内でフィールドを
画定するために以下の表記法を使用する。すなわち、Ｓ
Ｄは開始区切り文字（１オクテットを構成する）を表
し、ＡＣはアクセス制御フィールド（１オクテットを構
成する）を表し、ＦＣはフレーム制御フィールド（１オ
クテットを構成する）を表し、ＤＡは宛先アドレス（２
または６オクテットを構成する）を表し、ＳＡはソース
・アドレス（２または６オクテットを構成する）を表
し、ＩＮＦＯは情報フィールド（０〜１７８００オクテ
ット、｛Ｔｏｋａｒｃｈ '８９｝引用）を表し、ＦＣ
Ｓはフレーム検査文字列フィールド（４オクテットを構
成する）を表し、ＥＤは終了区切り文字（１オクテット
を構成する）を表し、ＦＳはフレーム状態フィールド
（１オクテットを構成する）を表す。
には、４つのチャネル記号｛Ｊ，Ｋ，０，１｝が含まれ
ている（文献２）。これらの記号の固有の文字列が、ト
ークン・リングで使用される３つの基本フォーマット、
すなわち、打切り、トークンおよびフレームを構成す
る。これらのフォーマットを、図１の（Ａ）、（Ｂ）、
（Ｃ）に示す。これらのフォーマット内でフィールドを
画定するために以下の表記法を使用する。すなわち、Ｓ
Ｄは開始区切り文字（１オクテットを構成する）を表
し、ＡＣはアクセス制御フィールド（１オクテットを構
成する）を表し、ＦＣはフレーム制御フィールド（１オ
クテットを構成する）を表し、ＤＡは宛先アドレス（２
または６オクテットを構成する）を表し、ＳＡはソース
・アドレス（２または６オクテットを構成する）を表
し、ＩＮＦＯは情報フィールド（０〜１７８００オクテ
ット、｛Ｔｏｋａｒｃｈ '８９｝引用）を表し、ＦＣ
Ｓはフレーム検査文字列フィールド（４オクテットを構
成する）を表し、ＥＤは終了区切り文字（１オクテット
を構成する）を表し、ＦＳはフレーム状態フィールド
（１オクテットを構成する）を表す。
【００２３】これらのフィールド内のチャネル記号の特
定の文字列を検出することにより、トークン・リング・
ネットワーク上の障害を示す特性パターンを識別するこ
とができる。たとえば、１つの重い障害は、通常のトー
クン・リング・プロトコル内でトークン・リングの動作
を停止させる永久的障害である。重い障害の例には、断
線やジャバー局の存在（許容時間を超えるような異常に
長いデータ・ストリームを出力したために伝送が中断さ
れる障害）が含まれる（文献２）。重い障害の下流側に
あるリング局が、重いエラーを認識し、ビーコンＭＡＣ
フレームを送る。ビーコンＭＡＣフレームは、ビーコン
・リング局の上流側で最も近い活動隣接局（nearest ac
tive upstream neighbor：ＮＡＵＮ）と、検出されたエ
ラーのタイプとを識別する。
定の文字列を検出することにより、トークン・リング・
ネットワーク上の障害を示す特性パターンを識別するこ
とができる。たとえば、１つの重い障害は、通常のトー
クン・リング・プロトコル内でトークン・リングの動作
を停止させる永久的障害である。重い障害の例には、断
線やジャバー局の存在（許容時間を超えるような異常に
長いデータ・ストリームを出力したために伝送が中断さ
れる障害）が含まれる（文献２）。重い障害の下流側に
あるリング局が、重いエラーを認識し、ビーコンＭＡＣ
フレームを送る。ビーコンＭＡＣフレームは、ビーコン
・リング局の上流側で最も近い活動隣接局（nearest ac
tive upstream neighbor：ＮＡＵＮ）と、検出されたエ
ラーのタイプとを識別する。
【００２４】リングのビーコン局のＮＡＵＮが、ビーコ
ンＭＡＣフレームを８つコピーしたとき、ＮＡＵＮはそ
のリングからそれ自体を取り除き、それ自体とリングを
検査する（文献１）。検査が成功の場合、ＮＡＵＮはそ
れ自体をリングに再び接続する。検査が失敗の場合、Ｎ
ＡＵＮはＬＡＮマネージャに通知する。指定された期間
の後もリングが回復しない場合、ビーコン局はＮＡＵＮ
が自己検査を終了したと仮定し、ビーコン局は、自己検
査用のリングからそれ自体を取り除く。検査が成功の場
合、ビーコン局はそれ自体をリングに接続して戻す。検
査が失敗の場合、ビーコン局はＬＡＮマネージャに通知
する。リングがまだ回復しない場合、エラーは自動的に
は修正できず、手動の人的介入が必要とされる。
ンＭＡＣフレームを８つコピーしたとき、ＮＡＵＮはそ
のリングからそれ自体を取り除き、それ自体とリングを
検査する（文献１）。検査が成功の場合、ＮＡＵＮはそ
れ自体をリングに再び接続する。検査が失敗の場合、Ｎ
ＡＵＮはＬＡＮマネージャに通知する。指定された期間
の後もリングが回復しない場合、ビーコン局はＮＡＵＮ
が自己検査を終了したと仮定し、ビーコン局は、自己検
査用のリングからそれ自体を取り除く。検査が成功の場
合、ビーコン局はそれ自体をリングに接続して戻す。検
査が失敗の場合、ビーコン局はＬＡＮマネージャに通知
する。リングがまだ回復しない場合、エラーは自動的に
は修正できず、手動の人的介入が必要とされる。
【００２５】事象駆動インターフェース（ＥＤＩまたは
ＩＣＡとも呼ばれる）は、ビーコンＭＡＣフレームに関
する特性パターンを検出する。図２に、ＩＥＥＥ８０
２．５トークン・リング・プロトコル用のビーコンＭＡ
Ｃフレームを認識する状態図と正規表現を示す。正規表
現は、ビーコンＭＡＣフレームを構成する特定チャネル
の記号シーケンスを識別する。＊の前にあるシーケンス
（Ｘ）｛たとえば、（ＪＫ０）＊｝は、（Ｘ）から有限
数の記号文字列を連結することによって構成できる１組
の可能な記号シーケンスを記述する（文献３）。図３
に、ビーコンＭＡＣフレーム用の対応状態テーブルを示
す。
ＩＣＡとも呼ばれる）は、ビーコンＭＡＣフレームに関
する特性パターンを検出する。図２に、ＩＥＥＥ８０
２．５トークン・リング・プロトコル用のビーコンＭＡ
Ｃフレームを認識する状態図と正規表現を示す。正規表
現は、ビーコンＭＡＣフレームを構成する特定チャネル
の記号シーケンスを識別する。＊の前にあるシーケンス
（Ｘ）｛たとえば、（ＪＫ０）＊｝は、（Ｘ）から有限
数の記号文字列を連結することによって構成できる１組
の可能な記号シーケンスを記述する（文献３）。図３
に、ビーコンＭＡＣフレーム用の対応状態テーブルを示
す。
【００２６】障害の特性パターンの例（システム・バ
ス） 本節では、ＲＳ６０００コンピュータのシステム・バス
上での障害を示す特性パターンの障害検出機構の例を示
す（文献４）。ＲＳ６０００コンピュータは、マイクロ
チャネル・アーキテクチャを実施する。このアーキテク
チャは、マイクロチャネルと呼ばれるシステム・バスを
含む。マイクロチャネルは、データ・バス、アドレス・
バス、調停バス、１組の割込み信号、およびサポート信
号から構成される。マイクロチャネルの参加者は、マス
タまたはスレーブのいずれかである。マスタは、アドレ
ス・バスを駆動し、スレーブからのまたはスレーブへの
データ転送を生じさせるデータ転送制御信号を送出す
る。マスタは、システム・マスタ、バス・マスタまたは
ＤＭＡ制御装置でよい。スレーブは、マスタの制御下で
データを送受する。スレーブは、任意のアダプタ・カー
ドでもよい。
ス） 本節では、ＲＳ６０００コンピュータのシステム・バス
上での障害を示す特性パターンの障害検出機構の例を示
す（文献４）。ＲＳ６０００コンピュータは、マイクロ
チャネル・アーキテクチャを実施する。このアーキテク
チャは、マイクロチャネルと呼ばれるシステム・バスを
含む。マイクロチャネルは、データ・バス、アドレス・
バス、調停バス、１組の割込み信号、およびサポート信
号から構成される。マイクロチャネルの参加者は、マス
タまたはスレーブのいずれかである。マスタは、アドレ
ス・バスを駆動し、スレーブからのまたはスレーブへの
データ転送を生じさせるデータ転送制御信号を送出す
る。マスタは、システム・マスタ、バス・マスタまたは
ＤＭＡ制御装置でよい。スレーブは、マスタの制御下で
データを送受する。スレーブは、任意のアダプタ・カー
ドでもよい。
【００２７】例外状態とは、マスタによる正常な処理を
妨げる事象である。例外状態には、チャネル・データお
よびアドレス・パリティ例外状態、チャネル非パリティ
例外状態、マスタおよびスレーブ依存例外状態、カタス
トロフ例外状態、チャネル・タイムアウト例外状態が含
まれる。
妨げる事象である。例外状態には、チャネル・データお
よびアドレス・パリティ例外状態、チャネル非パリティ
例外状態、マスタおよびスレーブ依存例外状態、カタス
トロフ例外状態、チャネル・タイムアウト例外状態が含
まれる。
【００２８】マスタは、割込みおよびバス所有権の終了
によって例外状態を報告する。スレーブまたはチャネル
・モニタは、同期した−ＣＨＣＫ信号を活動化すること
によって例外状態を報告する。−ＣＨＣＫが活動化され
た場合、システム・マスタまたはバス・マスタは、処理
を延期して割込みを生成する。この割込みは、例外状態
を処理するためのユーティリティ・プログラムを呼び出
す。−ＣＨＣＫを活動化するために、スレーブはＰＯＳ
レジスタ５のビット７を０に設定する。これは、アドレ
ス・パリティ・エラーを除くすべての場合に例外状態の
ソース（発生元）を示す。ＩＣＡ装置が、ＰＯＳレジス
タ５のビット７を検出し、即座にアラームを発行するこ
とができる。このアラームが、例外状態を処理するため
のユーティリティ・プログラムを呼び出すことができ
る。したがって、ＩＣＡは、マスタの例外処理機能を実
時間機構で置き換えることができる。図４に、主ワーク
ステーションとして働くＲＳ６０００コンピュータ用の
アダプタの可能な構成を示す。
によって例外状態を報告する。スレーブまたはチャネル
・モニタは、同期した−ＣＨＣＫ信号を活動化すること
によって例外状態を報告する。−ＣＨＣＫが活動化され
た場合、システム・マスタまたはバス・マスタは、処理
を延期して割込みを生成する。この割込みは、例外状態
を処理するためのユーティリティ・プログラムを呼び出
す。−ＣＨＣＫを活動化するために、スレーブはＰＯＳ
レジスタ５のビット７を０に設定する。これは、アドレ
ス・パリティ・エラーを除くすべての場合に例外状態の
ソース（発生元）を示す。ＩＣＡ装置が、ＰＯＳレジス
タ５のビット７を検出し、即座にアラームを発行するこ
とができる。このアラームが、例外状態を処理するため
のユーティリティ・プログラムを呼び出すことができ
る。したがって、ＩＣＡは、マスタの例外処理機能を実
時間機構で置き換えることができる。図４に、主ワーク
ステーションとして働くＲＳ６０００コンピュータ用の
アダプタの可能な構成を示す。
【００２９】図５に、ＩＣＡを使ってエラーを訂正する
ためのアーキテクチャを示す。アドレス・ラッチは動作
して、チャネルからの入力データならびにＲＡＭルック
アップ・テーブルのフィードバック・アドレス・ビット
出力を受け取る。ＲＡＭルックアップ・テーブルは、エ
ラー検出有限状態機械ならびにエラー訂正有限機械を含
む。簡単なエラー訂正コードの例として、４つの有効コ
ード・ワードによるコードを検討する。0000000000 000
1111000 1110000111 1111111111
ためのアーキテクチャを示す。アドレス・ラッチは動作
して、チャネルからの入力データならびにＲＡＭルック
アップ・テーブルのフィードバック・アドレス・ビット
出力を受け取る。ＲＡＭルックアップ・テーブルは、エ
ラー検出有限状態機械ならびにエラー訂正有限機械を含
む。簡単なエラー訂正コードの例として、４つの有効コ
ード・ワードによるコードを検討する。0000000000 000
1111000 1110000111 1111111111
【００３０】このコードは、２つのエラーを訂正するこ
とができる。1100000011の値をもつ記号シーケンスが到
着した場合、ＲＡＭ内で実施される有限状態機械が、エ
ラーを検出し、エラー・アラームを出力する。ＲＡＭ有
限状態機械は次に、このワードを最も近い有効コード・
ワード（たとえば1110000111）に復号するデコーダを実
施する。論理マルチプレクサ（ＭＵＸ）を制御するため
に、エラー・アラーム信号が送られる。エラー・アラー
ムがあった場合、ＲＡＭからのコード・ワードがＭＵＸ
中に送られる。エラーがない場合は、元のコード・ワー
ドがＭＵＸ中に送られる。
とができる。1100000011の値をもつ記号シーケンスが到
着した場合、ＲＡＭ内で実施される有限状態機械が、エ
ラーを検出し、エラー・アラームを出力する。ＲＡＭ有
限状態機械は次に、このワードを最も近い有効コード・
ワード（たとえば1110000111）に復号するデコーダを実
施する。論理マルチプレクサ（ＭＵＸ）を制御するため
に、エラー・アラーム信号が送られる。エラー・アラー
ムがあった場合、ＲＡＭからのコード・ワードがＭＵＸ
中に送られる。エラーがない場合は、元のコード・ワー
ドがＭＵＸ中に送られる。
【００３１】参考文献 1.ＩＢＭ、"Token-Ring Network Architecture Referen
ce Research"、米国ノースカロライナ州トライアングル
・パーク、1989年。 2.ＩＥＥＥ、IEEE規格802.5、"Token Ring Access Meth
od"、米国ニューヨーク州ニューヨーク、1989年。 3.Ｚ．コハビ（Kohavi）、"Switching and Finite Auto
mata Theory"、McGraw-Hill、米国ニューヨーク州ニュ
ーヨーク、1978年。 4.ＩＢＭ、"RISK System/6000 Power Station and Powe
r Server Hardware Technical Reference Micro Channe
l Architecture"、米国ノースカロライナ州ローリー、1
990年。
ce Research"、米国ノースカロライナ州トライアングル
・パーク、1989年。 2.ＩＥＥＥ、IEEE規格802.5、"Token Ring Access Meth
od"、米国ニューヨーク州ニューヨーク、1989年。 3.Ｚ．コハビ（Kohavi）、"Switching and Finite Auto
mata Theory"、McGraw-Hill、米国ニューヨーク州ニュ
ーヨーク、1978年。 4.ＩＢＭ、"RISK System/6000 Power Station and Powe
r Server Hardware Technical Reference Micro Channe
l Architecture"、米国ノースカロライナ州ローリー、1
990年。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３３】（１）直列データ・ストリームによる通信
ネットワークの第１のノードにあって、自身における障
害を示す特性パターンを有するアラーム信号を前記ネッ
トワークに出力するための障害検出論理を有する主プロ
セッサと、前記通信ネットワークの第２のノードにあっ
て、前記ネットワークに接続された第１の事象駆動イン
ターフェースを有し、前記アラーム信号を検出する第１
の待機プロセッサと、前記第１の事象駆動インターフェ
ースにあって、ｎ−ｘビットを含む第１の部分と、その
入力が前記直列ストリームに接続された複数のｘビット
を含む第２の部分とを有し、前記直列データ・ストリー
ムからｘビットのワードを受け取るための第１のｎビッ
ト・アドレス・レジスタと、それぞれがｎ−ｘビットを
含む第１の部分を有する複数のデータ記憶位置と、前記
第１のアドレス・レジスタの出力に接続されたｎビット
・アドレス入力とを有し、前記データ記憶位置のうちの
第１および第２のデータ記憶位置に記憶されたデータが
前記特性パターンに関するデジタル・フィルタを表すよ
うに構成された第１のアドレス可能メモリであって、該
第２のデータ記憶位置には前記特性パターンが検出され
たときに出力される切替え信号値が記憶される第１のア
ドレス可能メモリと、前記直列データ・ストリームから
の前記ｘビットのワードを連結して、前記第１のメモリ
の前記第２のデータ記憶位置のアドレスを構成するため
に、前記第１のメモリの前記第１のデータ記憶位置から
前記第１アドレス・レジスタの前記第１の部分にデータ
を転送するための、前記第１のメモリの出力から前記第
１のレジスタの入力へのフィードバック経路と、前記第
１の待機プロセッサにあって、前記第２のデータ記憶位
置に接続され、前記第１の待機プロセッサ内の主状況を
呼び出すための切替え論理とを含む、データ処理システ
ム。 （２）前記通信ネットワークの第３のノードにあって、
前記ネットワークに接続された第２の事象駆動インター
フェースを有し、前記アラーム信号を検出する第２の待
機プロセッサと、前記第２の事象駆動インターフェース
にあって、ｎ−ｘビットを含む第１の部分と、その入力
が前記直列ストリームに接続された複数のｘビットを含
む第２の部分とを有する、前記直列データ・ストリーム
からｘビットのワードを受け取るための第２のｎビット
・アドレス・レジスタと、それぞれがｎ−ｘビットを含
む第１の部分を有する複数のデータ記憶位置と、前記第
２のアドレス・レジスタの出力に接続されたｎビット・
アドレス入力とを有し、前記データ記憶位置のうちの第
１および第２のデータ記憶位置に記憶されたデータが前
記特性パターンに関するデジタル・フィルタを表すよう
に構成された第２のアドレス可能メモリであって、該第
２のデータ記憶位置には、前記特性パターンが検出され
たときに出力される待機活動化信号値が記憶される第２
のアドレス可能メモリと、前記直列データ・ストリーム
からの前記ｘビットのワードを連結して、前記第２のメ
モリの前記第２のデータ記憶位置のアドレスを構成する
ために、前記第２のメモリ内の前記第１のデータ記憶位
置から前記第２のアドレス・レジスタの前記第１の部分
にデータを転送するための、前記第２のメモリの出力か
ら前記第２のレジスタの入力へのフィードバック経路
と、前記第２の待機プロセッサにあって、前記第２のメ
モリ内の前記第２のデータ記憶位置に接続され、前記第
２の待機プロセッサ内のホット待機状況を呼び出すため
の活動化論理とを含む、上記（１）に記載のデータ処理
システム。 （３）前記主プロセッサが、前記データ処理エレメント
における障害を示す第２の特性パターンを有する障害信
号を前記システム・バスに出力するデータ処理エレメン
トに接続されたシステム・バスを含み、前記主プロセッ
サがさらに、前記システム・バスに接続された、前記障
害信号を検出するための第２の事象駆動インターフェー
スと、前記第２の事象駆動インターフェースにあって、
ｎ−ｘビットを含む第１の部分と、その入力が前記シス
テム・バスに接続された複数のｘビットを含む第２の部
分とを有し、前記システム・バスからｘビットのワード
を受け取るための第２のｎビット・アドレス・レジスタ
と、それぞれがｎ−ｘビットを含む第１の部分を有する
複数のデータ記憶位置と、前記第２のアドレス・レジス
タの出力に接続されたｎビット・アドレス入力とを有
し、前記データ記憶位置のうちの第１および第２のデー
タ記憶位置に記憶されたデータが前記第２の特性パター
ンに関するデジタル・フィルタを表すように構成された
第２のアドレス可能メモリであって、該第２のデータ記
憶位置には、前記特性パターンが検出されたときに出力
される障害検出信号値が記憶される第２のアドレス可能
メモリと、前記直列データ・ストリームからの前記ｘビ
ットのワードを連結して、前記第２のメモリの前記第２
のデータ記憶位置のアドレスを構成するために、前記第
２のメモリ内の前記第１のデータ記憶位置から前記第２
のアドレス・レジスタの前記第１の部分にデータを転送
するための、前記第２のメモリの出力から前記第２のレ
ジスタの入力へのフィードバック経路と、前記主プロセ
ッサにあって、前記第２のメモリ内の前記第２のデータ
記憶位置に接続され、前記障害検出信号値に応じて前記
アラーム信号を前記ネットワークに伝送するための障害
検出論理とを含む、上記（１）に記載のデータ処理シス
テム。 （４）前記主プロセッサにあって、前記第２のメモリ内
の前記第２のデータ記憶位置に接続され、前記データ処
理エレメントにおける前記障害を訂正するために、前記
障害検出信号値に応じて訂正信号を生成するための、障
害訂正論理をさらに含む、上記（３）に記載のデータ処
理システム。 （５）データ処理システムの可用性を高めるために、直
列データ・ストリームによる通信ネットワークの第１の
ノードにおいて、前記ネットワークにデータを送るため
に、障害検出論理を有する主プロセッサから、主プロセ
ッサにおける障害を示す特性パターンを有するアラーム
信号を出力する段階と、前記通信ネットワークの第２の
ノードにあって、前記ネットワークに接続され前記アラ
ーム信号を検出するための第１の事象駆動インターフェ
ースを有する第１の待機プロセッサにおいて、前記アラ
ーム信号を検出する段階と、前記第１の事象駆動インタ
ーフェースにあって、ｎ−ｘビットを含む第１の部分
と、その入力が前記直列ストリームに接続された複数の
ｘビットを含む第２の部分とを有する第１のｎビット・
アドレス・レジスタにおいて、前記直列データ・ストリ
ームからｘビットのワードを受け取る段階と、それぞれ
がｎ−ｘビットを含む第１の部分を有する複数のデータ
記憶位置と、前記第１のアドレス・レジスタの出力に接
続されたｎビット・アドレス入力とを有し、前記データ
記憶位置のうちの第１と第２の記憶位置に記憶されたデ
ータが前記特性アラーム・パターンのためのデジタル・
フィルタを表すように構成された第１のアドレス指定メ
モリに前記データを記憶する段階と、前記第１のメモリ
の前記第１のデータ記憶位置から、前記第１のアドレス
・レジスタの前記第１の部分に前記データを転送し、前
記直列データ・ストリームからの前記ｘビットのワード
と連結して、前記第１のメモリの前記第２のデータ記憶
位置のアドレスを形成するために、前記第１のメモリの
出力から前記第１のレジスタの入力へのフィードバック
経路を介して前記データを転送する段階と、前記特性パ
ターンが前記デジタル・フィルタによって検出されたと
きに出力される切替え信号値が記憶された前記第１のメ
モリの前記第２のデータ記憶位置から前記信号値を出力
する段階と、前記第１の待機プロセッサ内の主状況を呼
び出すために、前記第１の待機プロセッサにあって前記
第２のデータ記憶位置に接続された切替え論理を呼び出
す段階とを含む、データ処理方法。
ネットワークの第１のノードにあって、自身における障
害を示す特性パターンを有するアラーム信号を前記ネッ
トワークに出力するための障害検出論理を有する主プロ
セッサと、前記通信ネットワークの第２のノードにあっ
て、前記ネットワークに接続された第１の事象駆動イン
ターフェースを有し、前記アラーム信号を検出する第１
の待機プロセッサと、前記第１の事象駆動インターフェ
ースにあって、ｎ−ｘビットを含む第１の部分と、その
入力が前記直列ストリームに接続された複数のｘビット
を含む第２の部分とを有し、前記直列データ・ストリー
ムからｘビットのワードを受け取るための第１のｎビッ
ト・アドレス・レジスタと、それぞれがｎ−ｘビットを
含む第１の部分を有する複数のデータ記憶位置と、前記
第１のアドレス・レジスタの出力に接続されたｎビット
・アドレス入力とを有し、前記データ記憶位置のうちの
第１および第２のデータ記憶位置に記憶されたデータが
前記特性パターンに関するデジタル・フィルタを表すよ
うに構成された第１のアドレス可能メモリであって、該
第２のデータ記憶位置には前記特性パターンが検出され
たときに出力される切替え信号値が記憶される第１のア
ドレス可能メモリと、前記直列データ・ストリームから
の前記ｘビットのワードを連結して、前記第１のメモリ
の前記第２のデータ記憶位置のアドレスを構成するため
に、前記第１のメモリの前記第１のデータ記憶位置から
前記第１アドレス・レジスタの前記第１の部分にデータ
を転送するための、前記第１のメモリの出力から前記第
１のレジスタの入力へのフィードバック経路と、前記第
１の待機プロセッサにあって、前記第２のデータ記憶位
置に接続され、前記第１の待機プロセッサ内の主状況を
呼び出すための切替え論理とを含む、データ処理システ
ム。 （２）前記通信ネットワークの第３のノードにあって、
前記ネットワークに接続された第２の事象駆動インター
フェースを有し、前記アラーム信号を検出する第２の待
機プロセッサと、前記第２の事象駆動インターフェース
にあって、ｎ−ｘビットを含む第１の部分と、その入力
が前記直列ストリームに接続された複数のｘビットを含
む第２の部分とを有する、前記直列データ・ストリーム
からｘビットのワードを受け取るための第２のｎビット
・アドレス・レジスタと、それぞれがｎ−ｘビットを含
む第１の部分を有する複数のデータ記憶位置と、前記第
２のアドレス・レジスタの出力に接続されたｎビット・
アドレス入力とを有し、前記データ記憶位置のうちの第
１および第２のデータ記憶位置に記憶されたデータが前
記特性パターンに関するデジタル・フィルタを表すよう
に構成された第２のアドレス可能メモリであって、該第
２のデータ記憶位置には、前記特性パターンが検出され
たときに出力される待機活動化信号値が記憶される第２
のアドレス可能メモリと、前記直列データ・ストリーム
からの前記ｘビットのワードを連結して、前記第２のメ
モリの前記第２のデータ記憶位置のアドレスを構成する
ために、前記第２のメモリ内の前記第１のデータ記憶位
置から前記第２のアドレス・レジスタの前記第１の部分
にデータを転送するための、前記第２のメモリの出力か
ら前記第２のレジスタの入力へのフィードバック経路
と、前記第２の待機プロセッサにあって、前記第２のメ
モリ内の前記第２のデータ記憶位置に接続され、前記第
２の待機プロセッサ内のホット待機状況を呼び出すため
の活動化論理とを含む、上記（１）に記載のデータ処理
システム。 （３）前記主プロセッサが、前記データ処理エレメント
における障害を示す第２の特性パターンを有する障害信
号を前記システム・バスに出力するデータ処理エレメン
トに接続されたシステム・バスを含み、前記主プロセッ
サがさらに、前記システム・バスに接続された、前記障
害信号を検出するための第２の事象駆動インターフェー
スと、前記第２の事象駆動インターフェースにあって、
ｎ−ｘビットを含む第１の部分と、その入力が前記シス
テム・バスに接続された複数のｘビットを含む第２の部
分とを有し、前記システム・バスからｘビットのワード
を受け取るための第２のｎビット・アドレス・レジスタ
と、それぞれがｎ−ｘビットを含む第１の部分を有する
複数のデータ記憶位置と、前記第２のアドレス・レジス
タの出力に接続されたｎビット・アドレス入力とを有
し、前記データ記憶位置のうちの第１および第２のデー
タ記憶位置に記憶されたデータが前記第２の特性パター
ンに関するデジタル・フィルタを表すように構成された
第２のアドレス可能メモリであって、該第２のデータ記
憶位置には、前記特性パターンが検出されたときに出力
される障害検出信号値が記憶される第２のアドレス可能
メモリと、前記直列データ・ストリームからの前記ｘビ
ットのワードを連結して、前記第２のメモリの前記第２
のデータ記憶位置のアドレスを構成するために、前記第
２のメモリ内の前記第１のデータ記憶位置から前記第２
のアドレス・レジスタの前記第１の部分にデータを転送
するための、前記第２のメモリの出力から前記第２のレ
ジスタの入力へのフィードバック経路と、前記主プロセ
ッサにあって、前記第２のメモリ内の前記第２のデータ
記憶位置に接続され、前記障害検出信号値に応じて前記
アラーム信号を前記ネットワークに伝送するための障害
検出論理とを含む、上記（１）に記載のデータ処理シス
テム。 （４）前記主プロセッサにあって、前記第２のメモリ内
の前記第２のデータ記憶位置に接続され、前記データ処
理エレメントにおける前記障害を訂正するために、前記
障害検出信号値に応じて訂正信号を生成するための、障
害訂正論理をさらに含む、上記（３）に記載のデータ処
理システム。 （５）データ処理システムの可用性を高めるために、直
列データ・ストリームによる通信ネットワークの第１の
ノードにおいて、前記ネットワークにデータを送るため
に、障害検出論理を有する主プロセッサから、主プロセ
ッサにおける障害を示す特性パターンを有するアラーム
信号を出力する段階と、前記通信ネットワークの第２の
ノードにあって、前記ネットワークに接続され前記アラ
ーム信号を検出するための第１の事象駆動インターフェ
ースを有する第１の待機プロセッサにおいて、前記アラ
ーム信号を検出する段階と、前記第１の事象駆動インタ
ーフェースにあって、ｎ−ｘビットを含む第１の部分
と、その入力が前記直列ストリームに接続された複数の
ｘビットを含む第２の部分とを有する第１のｎビット・
アドレス・レジスタにおいて、前記直列データ・ストリ
ームからｘビットのワードを受け取る段階と、それぞれ
がｎ−ｘビットを含む第１の部分を有する複数のデータ
記憶位置と、前記第１のアドレス・レジスタの出力に接
続されたｎビット・アドレス入力とを有し、前記データ
記憶位置のうちの第１と第２の記憶位置に記憶されたデ
ータが前記特性アラーム・パターンのためのデジタル・
フィルタを表すように構成された第１のアドレス指定メ
モリに前記データを記憶する段階と、前記第１のメモリ
の前記第１のデータ記憶位置から、前記第１のアドレス
・レジスタの前記第１の部分に前記データを転送し、前
記直列データ・ストリームからの前記ｘビットのワード
と連結して、前記第１のメモリの前記第２のデータ記憶
位置のアドレスを形成するために、前記第１のメモリの
出力から前記第１のレジスタの入力へのフィードバック
経路を介して前記データを転送する段階と、前記特性パ
ターンが前記デジタル・フィルタによって検出されたと
きに出力される切替え信号値が記憶された前記第１のメ
モリの前記第２のデータ記憶位置から前記信号値を出力
する段階と、前記第１の待機プロセッサ内の主状況を呼
び出すために、前記第１の待機プロセッサにあって前記
第２のデータ記憶位置に接続された切替え論理を呼び出
す段階とを含む、データ処理方法。
【００３４】
【発明の効果】本発明により、障害パターンが高速に検
出され、可用性の高いデータ処理システムが提供され
る。
出され、可用性の高いデータ処理システムが提供され
る。
【図１】トークン・リングにおいて使用される３つの基
本フォーマット、すなわち、打切り、トークンおよびフ
レームを示す。
本フォーマット、すなわち、打切り、トークンおよびフ
レームを示す。
【図２】ＩＥＥＥ８０２．５トークン・リング・プロト
コル用のビーコンＭＡＣフレームを認識する状態図およ
び正規表現である。
コル用のビーコンＭＡＣフレームを認識する状態図およ
び正規表現である。
【図３】ビーコンＭＡＣフレームに関する対応する状態
テーブルを示す。
テーブルを示す。
【図４】主ワーク・ステーションとして働くＲＳ６００
０コンピュータ用のアダプタの構成を示す図である。
０コンピュータ用のアダプタの構成を示す図である。
【図５】事象駆動インターフェース（ＩＣＡ）を使って
エラーを訂正するためのアーキテクチャを示す図であ
る。
エラーを訂正するためのアーキテクチャを示す図であ
る。
Claims (5)
- 【請求項１】直列データ・ストリームによる通信ネット
ワークの第１のノードにあって、自身における障害を示
す特性パターンを有するアラーム信号を前記ネットワー
クに出力するための障害検出論理を有する主プロセッサ
と、 前記通信ネットワークの第２のノードにあって、前記ネ
ットワークに接続された第１の事象駆動インターフェー
スを有し、前記アラーム信号を検出する第１の待機プロ
セッサと、 前記第１の事象駆動インターフェースにあって、ｎ−ｘ
ビットを含む第１の部分と、その入力が前記直列ストリ
ームに接続された複数のｘビットを含む第２の部分とを
有し、前記直列データ・ストリームからｘビットのワー
ドを受け取るための第１のｎビット・アドレス・レジス
タと、 それぞれがｎ−ｘビットを含む第１の部分を有する複数
のデータ記憶位置と、前記第１のアドレス・レジスタの
出力に接続されたｎビット・アドレス入力とを有し、前
記データ記憶位置のうちの第１および第２のデータ記憶
位置に記憶されたデータが前記特性パターンに関するデ
ジタル・フィルタを表すように構成された第１のアドレ
ス可能メモリであって、該第２のデータ記憶位置には前
記特性パターンが検出されたときに出力される切替え信
号値が記憶される第１のアドレス可能メモリと、 前記直列データ・ストリームからの前記ｘビットのワー
ドを連結して、前記第１のメモリの前記第２のデータ記
憶位置のアドレスを構成するために、前記第１のメモリ
の前記第１のデータ記憶位置から前記第１アドレス・レ
ジスタの前記第１の部分にデータを転送するための、前
記第１のメモリの出力から前記第１のレジスタの入力へ
のフィードバック経路と、 前記第１の待機プロセッサにあって、前記第２のデータ
記憶位置に接続され、前記第１の待機プロセッサ内の主
状況を呼び出すための切替え論理とを含む、データ処理
システム。 - 【請求項２】前記通信ネットワークの第３のノードにあ
って、前記ネットワークに接続された第２の事象駆動イ
ンターフェースを有し、前記アラーム信号を検出する第
２の待機プロセッサと、 前記第２の事象駆動インターフェースにあって、ｎ−ｘ
ビットを含む第１の部分と、その入力が前記直列ストリ
ームに接続された複数のｘビットを含む第２の部分とを
有する、前記直列データ・ストリームからｘビットのワ
ードを受け取るための第２のｎビット・アドレス・レジ
スタと、 それぞれがｎ−ｘビットを含む第１の部分を有する複数
のデータ記憶位置と、前記第２のアドレス・レジスタの
出力に接続されたｎビット・アドレス入力とを有し、前
記データ記憶位置のうちの第１および第２のデータ記憶
位置に記憶されたデータが前記特性パターンに関するデ
ジタル・フィルタを表すように構成された第２のアドレ
ス可能メモリであって、該第２のデータ記憶位置には、
前記特性パターンが検出されたときに出力される待機活
動化信号値が記憶される第２のアドレス可能メモリと、 前記直列データ・ストリームからの前記ｘビットのワー
ドを連結して、前記第２のメモリの前記第２のデータ記
憶位置のアドレスを構成するために、前記第２のメモリ
内の前記第１のデータ記憶位置から前記第２のアドレス
・レジスタの前記第１の部分にデータを転送するため
の、前記第２のメモリの出力から前記第２のレジスタの
入力へのフィードバック経路と、 前記第２の待機プロセッサにあって、前記第２のメモリ
内の前記第２のデータ記憶位置に接続され、前記第２の
待機プロセッサ内のホット待機状況を呼び出すための活
動化論理とを含む、請求項１に記載のデータ処理システ
ム。 - 【請求項３】前記主プロセッサが、前記データ処理エレ
メントにおける障害を示す第２の特性パターンを有する
障害信号を前記システム・バスに出力するデータ処理エ
レメントに接続されたシステム・バスを含み、前記主プ
ロセッサがさらに、 前記システム・バスに接続された、前記障害信号を検出
するための第２の事象駆動インターフェースと、 前記第２の事象駆動インターフェースにあって、ｎ−ｘ
ビットを含む第１の部分と、その入力が前記システム・
バスに接続された複数のｘビットを含む第２の部分とを
有し、前記システム・バスからｘビットのワードを受け
取るための第２のｎビット・アドレス・レジスタと、 それぞれがｎ−ｘビットを含む第１の部分を有する複数
のデータ記憶位置と、前記第２のアドレス・レジスタの
出力に接続されたｎビット・アドレス入力とを有し、前
記データ記憶位置のうちの第１および第２のデータ記憶
位置に記憶されたデータが前記第２の特性パターンに関
するデジタル・フィルタを表すように構成された第２の
アドレス可能メモリであって、該第２のデータ記憶位置
には、前記特性パターンが検出されたときに出力される
障害検出信号値が記憶される第２のアドレス可能メモリ
と、 前記直列データ・ストリームからの前記ｘビットのワー
ドを連結して、前記第２のメモリの前記第２のデータ記
憶位置のアドレスを構成するために、前記第２のメモリ
内の前記第１のデータ記憶位置から前記第２のアドレス
・レジスタの前記第１の部分にデータを転送するため
の、前記第２のメモリの出力から前記第２のレジスタの
入力へのフィードバック経路と、 前記主プロセッサにあって、前記第２のメモリ内の前記
第２のデータ記憶位置に接続され、前記障害検出信号値
に応じて前記アラーム信号を前記ネットワークに伝送す
るための障害検出論理とを含む、請求項１に記載のデー
タ処理システム。 - 【請求項４】前記主プロセッサにあって、前記第２のメ
モリ内の前記第２のデータ記憶位置に接続され、前記デ
ータ処理エレメントにおける前記障害を訂正するため
に、前記障害検出信号値に応じて訂正信号を生成するた
めの、障害訂正論理をさらに含む、請求項３に記載のデ
ータ処理システム。 - 【請求項５】データ処理システムの可用性を高めるため
に、 直列データ・ストリームによる通信ネットワークの第１
のノードにおいて、前記ネットワークにデータを送るた
めに、障害検出論理を有する主プロセッサから、主プロ
セッサにおける障害を示す特性パターンを有するアラー
ム信号を出力する段階と、 前記通信ネットワークの第２のノードにあって、前記ネ
ットワークに接続され前記アラーム信号を検出するため
の第１の事象駆動インターフェースを有する第１の待機
プロセッサにおいて、前記アラーム信号を検出する段階
と、 前記第１の事象駆動インターフェースにあって、ｎ−ｘ
ビットを含む第１の部分と、その入力が前記直列ストリ
ームに接続された複数のｘビットを含む第２の部分とを
有する第１のｎビット・アドレス・レジスタにおいて、
前記直列データ・ストリームからｘビットのワードを受
け取る段階と、 それぞれがｎ−ｘビットを含む第１の部分を有する複数
のデータ記憶位置と、前記第１のアドレス・レジスタの
出力に接続されたｎビット・アドレス入力とを有し、前
記データ記憶位置のうちの第１と第２の記憶位置に記憶
されたデータが前記特性アラーム・パターンのためのデ
ジタル・フィルタを表すように構成された第１のアドレ
ス指定メモリに前記データを記憶する段階と、 前記第１のメモリの前記第１のデータ記憶位置から、前
記第１のアドレス・レジスタの前記第１の部分に前記デ
ータを転送し、前記直列データ・ストリームからの前記
ｘビットのワードと連結して、前記第１のメモリの前記
第２のデータ記憶位置のアドレスを形成するために、前
記第１のメモリの出力から前記第１のレジスタの入力へ
のフィードバック経路を介して前記データを転送する段
階と、 前記特性パターンが前記デジタル・フィルタによって検
出されたときに出力される切替え信号値が記憶された前
記第１のメモリの前記第２のデータ記憶位置から前記信
号値を出力する段階と、 前記第１の待機プロセッサ内の主状況を呼び出すため
に、前記第１の待機プロセッサにあって前記第２のデー
タ記憶位置に接続された切替え論理を呼び出す段階とを
含む、データ処理方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US184098 | 1994-01-19 | ||
| US08/184,098 US5544077A (en) | 1994-01-19 | 1994-01-19 | High availability data processing system and method using finite state machines |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07221739A true JPH07221739A (ja) | 1995-08-18 |
| JP2728119B2 JP2728119B2 (ja) | 1998-03-18 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (3)
| Country | Link |
|---|---|
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| EP (1) | EP0670549A2 (ja) |
| JP (1) | JP2728119B2 (ja) |
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