JPS5840924A

JPS5840924A - 符号化装置

Info

Publication number: JPS5840924A
Application number: JP56137745A
Authority: JP
Inventors: Shozo Komaki; 小牧　省三; Takaaki Ichikawa; 敬章市川
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1981-09-03
Filing date: 1981-09-03
Publication date: 1983-03-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、符号誤り訂正符号および符号誤り検出符号を
発生するための符号化装置において、記憶素子または論
理素子を用いて符号変換を行なう装置に関するものであ
る。

記憶素子（ＲＯＭおよびＲＡＭ）ならびに論理素子（Ｐ
　Ｌ　Ａ　；　Ｐｒｏｇｒａｍａｂｌｅ　Ｌｏｇｉｃ　
Ａｒｒａｙ　）を用イタ符号化装置は、従来、第１図に
示すような回路を用いて実現されている。ここで、ｎな
らびにｋは、それぞれ符号誤り訂正回路入力符号のビッ
ト数ならびに出力符号のビット数であり、この符号を（
ｎ、ｋ）符号と呼んでいる。１は記憶素子または論理素
子であり、２は符号入力端子、３は誤り訂正符号出力端
子を示す。また、（ａｉ、・・・・・・、ａｋ）は入力
情報、（ｂ、　、　ｂ、、・・・・・・、ｂ、）は誤り
訂正符号を示す。ｎビットの誤り訂正符号Ｗ＝（ｂ、、
・・・・・・、ｂｆｌ）は各列ベクトルが非零で互いに
異なる。ｎ−に行ｎ列のハリティ検査行列Ｈな定めると
、Ｈ−Ｇ”＝。

から決まるに行ｎ列の生成行列％Ｇを用いて算出される
。すなわち、符号化すべきにビットからなる符号Ｖ　＝
　（ａｌ、　Ｃ２，・・・・・・、ａｋ）に対して誤り
訂正符号ＷはＷ−■・Ｇによって与えられ、Ｗはｎピッ
トからなる符号となる。受信された符号をＷ′とすると
、受信側では）、１’　、　Ｗ／Ｔ　Ｙ算出し、得られ
たにビットの列ベクトルが０のときは誤りなし、非零の
ときはその列ベクトルに対応する位置のビットを反転す
ることにより１ビツト′の訂正ができる。また、第２図
に示すような（ａ、ｌ　”２１　”””、ａｋ）　＝（
ｂＨ＋ｂ２ｐ・・・・・・、ｂｋ）となる符号を組織符
号と呼び、記憶素子の容量または論理素子の回路規模を
小さくできるという特徴がある。この場合には、ｒ　＝
　ｎ　−ｋ個のパリティ（ｐ＋　ｌ　ｐｔ　＋・・・・
・・、ｐｒ）　−（ｂｋ＋ｌ１ｂｉ＋２＋　”’・・・
、ｂｎ）が付加されて伝送路に送出されることになる。

たとえば、（７，４）符号の場合は記憶素子の内容また
は論理素子の真理値を第１表のように定め、情報Ｖ　＝
　（ｂ＋　、ｂ２．ｂｓ　、ｂ４）　Ｙ　記憶素子マタ
ハ論理素子の入力に与え、パリティ（ｐｓ＋ｐ２＋ｐｓ
　）　＝（ｂ、。

ｂａ、ｂ７）を出力端子から取り出す。ただし、この例
ではパリティ検査行列Ｈならびに生成行列Ｇは次式に選
んでいる。

第　　　１　　　表一方、誤り訂正符号を使用する場合、第３図に示すよう
に情報を直並列変換した後符号化する場合が考えられる
。図において、４は直並列変換回路、５は並直列変換回
路、６は直列情報入力端子、７は直列誤り符号出力端子
である。ｑ　＝　ｋ　７ｍビットの入力情報（Ｃ１，Ｃ
２，・・・・・・、Ｃ１）は、ｍタイムスロット分だけ
並列妃変換され（ａｌ、・・・・・・、ａｋ）となり、
符号器に入力され、誤り訂正符号（ｐ８．ｐ７．・・・
・・・、ｐｒ）となる。この符号は伝送符号（ｄ、、ｄ
２．・・・・・・、ｄ９）と速度を合わせるため、並直
列変換回路によって直列情報に変換され伝送路に送出さ
れる。しかし、第３図かられかるように、従来の装置を
そのまま使用すると直並列変換回路４が必要となるばか
りでなく、１タイムスロット当りｑビットの入力情報が
ｍ倍されるので、記憶素子の容量または論理素子の規模
も大幅に増加するという欠点がある。

本発明は、記憶素子または論理素子の出力データの一部
をアドレスにフィードバックすることを特徴とするもの
であり、直並列変換回路を省略すると同時Ｋ、素子の容
量を減少することを目的としている。

第４図は本発明の実施例であり、８は中間データ出力端
子である。入力データ（ｃ、、ｃ、、・・・・・・、Ｃ
４）のｍタイムスロット分がブロックとなって符号化さ
れる。記憶素子または論理素子１０入力端子には、入力
データが順々に加えられ、符号変換された中間データが
（ｆｌ−ｆｔ−・・・・・・、ｆ３）　、　ｊ≦ｔとし
て端子８に出力される。この中間データと次のタイムス
ロット情報が符号変換され、次の中間データ（ｆ　ｊ＋
ｌ　ｒ　ｆｊ＋２　ｊ・・・・・・＋ｆｊ＋ｉ）として
出力される。これを繰返し、第ｍ番目の最終タイムスロ
ットでは中間データと入力データとの間で符号変換を行
ない、パリティ出力端子３へ（ｐｌ、ｐ２．・・・・・
・、ｐｒ）を出力する。これらは並直列変換回路５を用
いて（ｅｌ、Ｃ２・・・・・・・、Ｃ８）の直両パリテ
ィデータに変換され、伝送路情報（ｄ、、ｄ、、−・・
−・・、ｄ、）と同一の速度で伝送路に送出される。

ただし一般的には、伝送路に送出するパリティピットは
、必ずしも伝送路情報と同一の速度で伝送する必要がな
いため、このような場合は、並直列変換回路５は必須の
要素ではない。

たとえば、（７，４）符号でｍ　＝　２の場合は、入力
データ（ａｉ、ａ２．ａ、、ａ４）が（”１１”２）　
ｌ　（ａ３＊ａ４）のに２タイムスロツ［外側されて入力され、第１タイムスロ
ツトで中間結果（ｆｌ、ｆ、、ｆ、）が次式に従って算
出される。

（Ｌ、ｆｔ、ｆｓ）　＝　（ａ、＋ａ２）　＠　（冒’
）第２タイムスロツトでは、次式に従ってノくリテイビ
ット（ｐｌ、ｐｌ、ｐｓ）が算出される。

（ｐｌ＋ｐｔ＋ｐｓ）　−（ａｓｍａｙ）　”　（’、
　　■（ｆ、、ｆ、、ｆ３）０１まただし、■は２を法とする加算を示す。パリティ（ｐｌ
　、　ｐｌ　、　ｐｓ　）は並直列変換されてｅ、　、
　ｅ、となり、伝送路に送出される。

（ｅｇｒｅｔ）　”＝　（ｐｓ＋ｐｔ）　　；第１タイ
ムスロツト（ｅｌ、ｅ２）　＝＝　（ｐ３＋”）　　；
第２タイムスロツトただし、臀はドントケア（０／ｌい
ずれでもよい）を示す。

一般Ｋ、（ｎ、ｋ）符号に本発明の方法を使用した場合
、記憶素子の容量Ｃは次式となる。

ｃ＝２（ｋ／ｍ＋（ｍ−１）（ｎ−ｋ）ｌｘ　（ｎ−ｋ
　）　−ｍ　ヒｙ　）第４図はこれを図示したものであ
り、本発明を用いると、直並列変換回路が省略できるば
かりでな（、メモリ容量Ω低下にもつながることがわか
る。

上記の例においては、組織符号を用いて説明を加えたが
、第１図に示すような組織符号でない符号に対しても同
様に記憶素子または論理素子の出力端子から出力される
中間結果を入力端子にフィ第６図に示す。また、フィー
ドバックのための結線８の遅延量が１タイムスロツトよ
り小さい場合は、入力情報とフィードバックされた信号
が入力端子において同一位相とならないため、フリップ
フロップ等の遅延素子を挿入する必要がある。第７図は
この実施例を示したものである。

一方、符号誤り訂正用パリティピットの算出には不必要
なデータビットが一般に存在する。たとえば、上記の（
７，４）符号の場合、ｐ、の算出にはａｉが不要となる
。したがって、各パリティビット算出用の記憶素子また
は論理素子には不要の入力データが存在し、このデータ
と入力端子の結線は不必要となり、記憶素子の容量また
は論理素子の規模を小さくできる。第８図はこの例を示
したものであり、１１〜１９は各パリティビット算出用
の記憶素子または論理素子、８１〜８９は中間結果のフ
ィードバック用結線である。このような方法を使用すれ
ば、結線が不必要となった分だけ素子の容量は減少でき
る。たとえば、結線が不必要になったる。

以上説明したように、記憶素子または論理素子の出力デ
ータの一部を入力端子にフィードバックすることにより
、入力端子側に設ける直並列変換回路を省略でき、なお
かつ素子の容量を減少することが可能である。このため
、゛符号化装置の小形化、低消費電力化が可能となる。

【図面の簡単な説明】

第１図は記憶素子または論理素子を用いた従来の符号化
回路の例、第２図は組織符号に対する従来の符号化回路
の例、第３図は直並列変換回路を前置した従来の符号化
回路の例、第４図は本発明の実施例、第５図は本発明の
効果を示す図、第６図は本発明の他の実施例、第７図は
本発明の他の実施例、第８図は本発明のさらに別の実施
例である。１および１１〜１９・・・・・・記憶素子または論理素
子２・・・・・・・・・符号入力端子３・・・・・・・・・誤り訂正符号出力端子４・・・・
・・・・・直並列変換回路５・・・・・・・・・並直列変換回路６・・・・・・・・・直列データ入力端子７・・・・・
・・・・直列データ出力端子９・・・・・・・・・遅延
素子特許出願人　　日本電信電話公社特許出願代理人　　　弁理士　山　本　恵　−Ｌｔ図１簗、２凹乳３０策４図尾５図クイムスロソト＆　ｍ尾乙図ど襄７図 σ　　　　　ｙ尾８図

Claims

【特許請求の範囲】

（１）ｋビットの検査符号をふくむｎビットの（ｎ、ｋ
）符号において、２に種類のにビットの入力のすべてに
対し、対応するｎビットの情報符号を対応せしむるよう
に予めプログラムされた記憶素子もしくは論理素子を備
え、該記憶素子または論理素子の入力端子に該記憶素子
または論理素子の出力端子の一部をフィードバックする
ことを特徴とする符号化装置。（ｉ＋＋　　ｋビットの検査符号をふくむｎビットの（
ｎ、ｋ）符号において、２に種類のにビットの入力のす
べてに対し、対応する（ｎ−ｋ）ビットのパリまたは論
理素子の入力端子に該記憶素子または論理素子の出力端
子の一部をフィードバックすることを特徴とする符号化
装置。