JPS5840924A - 符号化装置 - Google Patents
符号化装置Info
- Publication number
- JPS5840924A JPS5840924A JP56137745A JP13774581A JPS5840924A JP S5840924 A JPS5840924 A JP S5840924A JP 56137745 A JP56137745 A JP 56137745A JP 13774581 A JP13774581 A JP 13774581A JP S5840924 A JPS5840924 A JP S5840924A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、符号誤り訂正符号および符号誤り検出符号を
発生するための符号化装置において、記憶素子または論
理素子を用いて符号変換を行なう装置に関するものであ
る。
発生するための符号化装置において、記憶素子または論
理素子を用いて符号変換を行なう装置に関するものであ
る。
記憶素子(ROMおよびRAM)ならびに論理素子(P
L A ; Programable Logic
Array )を用イタ符号化装置は、従来、第1図に
示すような回路を用いて実現されている。ここで、nな
らびにkは、それぞれ符号誤り訂正回路入力符号のビッ
ト数ならびに出力符号のビット数であり、この符号を(
n、k)符号と呼んでいる。1は記憶素子または論理素
子であり、2は符号入力端子、3は誤り訂正符号出力端
子を示す。また、(ai、・・・・・・、ak)は入力
情報、(b、 、 b、、・・・・・・、b、)は誤り
訂正符号を示す。nビットの誤り訂正符号W=(b、、
・・・・・・、bfl)は各列ベクトルが非零で互いに
異なる。n−に行n列のハリティ検査行列Hな定めると
、H−G”=。
L A ; Programable Logic
Array )を用イタ符号化装置は、従来、第1図に
示すような回路を用いて実現されている。ここで、nな
らびにkは、それぞれ符号誤り訂正回路入力符号のビッ
ト数ならびに出力符号のビット数であり、この符号を(
n、k)符号と呼んでいる。1は記憶素子または論理素
子であり、2は符号入力端子、3は誤り訂正符号出力端
子を示す。また、(ai、・・・・・・、ak)は入力
情報、(b、 、 b、、・・・・・・、b、)は誤り
訂正符号を示す。nビットの誤り訂正符号W=(b、、
・・・・・・、bfl)は各列ベクトルが非零で互いに
異なる。n−に行n列のハリティ検査行列Hな定めると
、H−G”=。
から決まるに行n列の生成行列%Gを用いて算出される
。すなわち、符号化すべきにビットからなる符号V =
(al、 C2,・・・・・・、ak)に対して誤り
訂正符号WはW−■・Gによって与えられ、Wはnピッ
トからなる符号となる。受信された符号をW′とすると
、受信側では)、1’ 、 W/T Y算出し、得られ
たにビットの列ベクトルが0のときは誤りなし、非零の
ときはその列ベクトルに対応する位置のビットを反転す
ることにより1ビツト′の訂正ができる。また、第2図
に示すような(a、l ”21 ”””、ak) =(
bH+b2p・・・・・・、bk)となる符号を組織符
号と呼び、記憶素子の容量または論理素子の回路規模を
小さくできるという特徴がある。この場合には、r =
n −k個のパリティ(p+ l pt +・・・・
・・、pr) −(bk+l1bi+2+ ”’・・・
、bn)が付加されて伝送路に送出されることになる。
。すなわち、符号化すべきにビットからなる符号V =
(al、 C2,・・・・・・、ak)に対して誤り
訂正符号WはW−■・Gによって与えられ、Wはnピッ
トからなる符号となる。受信された符号をW′とすると
、受信側では)、1’ 、 W/T Y算出し、得られ
たにビットの列ベクトルが0のときは誤りなし、非零の
ときはその列ベクトルに対応する位置のビットを反転す
ることにより1ビツト′の訂正ができる。また、第2図
に示すような(a、l ”21 ”””、ak) =(
bH+b2p・・・・・・、bk)となる符号を組織符
号と呼び、記憶素子の容量または論理素子の回路規模を
小さくできるという特徴がある。この場合には、r =
n −k個のパリティ(p+ l pt +・・・・
・・、pr) −(bk+l1bi+2+ ”’・・・
、bn)が付加されて伝送路に送出されることになる。
たとえば、(7,4)符号の場合は記憶素子の内容また
は論理素子の真理値を第1表のように定め、情報V =
(b+ 、b2.bs 、b4) Y 記憶素子マタ
ハ論理素子の入力に与え、パリティ(ps+p2+ps
) =(b、。
は論理素子の真理値を第1表のように定め、情報V =
(b+ 、b2.bs 、b4) Y 記憶素子マタ
ハ論理素子の入力に与え、パリティ(ps+p2+ps
) =(b、。
ba、b7)を出力端子から取り出す。ただし、この例
ではパリティ検査行列Hならびに生成行列Gは次式に選
んでいる。
ではパリティ検査行列Hならびに生成行列Gは次式に選
んでいる。
第 1 表
一方、誤り訂正符号を使用する場合、第3図に示すよう
に情報を直並列変換した後符号化する場合が考えられる
。図において、4は直並列変換回路、5は並直列変換回
路、6は直列情報入力端子、7は直列誤り符号出力端子
である。q = k 7mビットの入力情報(C1,C
2,・・・・・・、C1)は、mタイムスロット分だけ
並列妃変換され(al、・・・・・・、ak)となり、
符号器に入力され、誤り訂正符号(p8.p7.・・・
・・・、pr)となる。この符号は伝送符号(d、、d
2.・・・・・・、d9)と速度を合わせるため、並直
列変換回路によって直列情報に変換され伝送路に送出さ
れる。しかし、第3図かられかるように、従来の装置を
そのまま使用すると直並列変換回路4が必要となるばか
りでなく、1タイムスロット当りqビットの入力情報が
m倍されるので、記憶素子の容量または論理素子の規模
も大幅に増加するという欠点がある。
に情報を直並列変換した後符号化する場合が考えられる
。図において、4は直並列変換回路、5は並直列変換回
路、6は直列情報入力端子、7は直列誤り符号出力端子
である。q = k 7mビットの入力情報(C1,C
2,・・・・・・、C1)は、mタイムスロット分だけ
並列妃変換され(al、・・・・・・、ak)となり、
符号器に入力され、誤り訂正符号(p8.p7.・・・
・・・、pr)となる。この符号は伝送符号(d、、d
2.・・・・・・、d9)と速度を合わせるため、並直
列変換回路によって直列情報に変換され伝送路に送出さ
れる。しかし、第3図かられかるように、従来の装置を
そのまま使用すると直並列変換回路4が必要となるばか
りでなく、1タイムスロット当りqビットの入力情報が
m倍されるので、記憶素子の容量または論理素子の規模
も大幅に増加するという欠点がある。
本発明は、記憶素子または論理素子の出力データの一部
をアドレスにフィードバックすることを特徴とするもの
であり、直並列変換回路を省略すると同時K、素子の容
量を減少することを目的としている。
をアドレスにフィードバックすることを特徴とするもの
であり、直並列変換回路を省略すると同時K、素子の容
量を減少することを目的としている。
第4図は本発明の実施例であり、8は中間データ出力端
子である。入力データ(c、、c、、・・・・・・、C
4)のmタイムスロット分がブロックとなって符号化さ
れる。記憶素子または論理素子10入力端子には、入力
データが順々に加えられ、符号変換された中間データが
(fl−ft−・・・・・・、f3) 、 j≦tとし
て端子8に出力される。この中間データと次のタイムス
ロット情報が符号変換され、次の中間データ(f j+
l r fj+2 j・・・・・・+fj+i)として
出力される。これを繰返し、第m番目の最終タイムスロ
ットでは中間データと入力データとの間で符号変換を行
ない、パリティ出力端子3へ(pl、p2.・・・・・
・、pr)を出力する。これらは並直列変換回路5を用
いて(el、C2・・・・・・・、C8)の直両パリテ
ィデータに変換され、伝送路情報(d、、d、、−・・
−・・、d、)と同一の速度で伝送路に送出される。
子である。入力データ(c、、c、、・・・・・・、C
4)のmタイムスロット分がブロックとなって符号化さ
れる。記憶素子または論理素子10入力端子には、入力
データが順々に加えられ、符号変換された中間データが
(fl−ft−・・・・・・、f3) 、 j≦tとし
て端子8に出力される。この中間データと次のタイムス
ロット情報が符号変換され、次の中間データ(f j+
l r fj+2 j・・・・・・+fj+i)として
出力される。これを繰返し、第m番目の最終タイムスロ
ットでは中間データと入力データとの間で符号変換を行
ない、パリティ出力端子3へ(pl、p2.・・・・・
・、pr)を出力する。これらは並直列変換回路5を用
いて(el、C2・・・・・・・、C8)の直両パリテ
ィデータに変換され、伝送路情報(d、、d、、−・・
−・・、d、)と同一の速度で伝送路に送出される。
ただし一般的には、伝送路に送出するパリティピットは
、必ずしも伝送路情報と同一の速度で伝送する必要がな
いため、このような場合は、並直列変換回路5は必須の
要素ではない。
、必ずしも伝送路情報と同一の速度で伝送する必要がな
いため、このような場合は、並直列変換回路5は必須の
要素ではない。
たとえば、(7,4)符号でm = 2の場合は、入力
データ(ai、a2.a、、a4)が(”11”2)
l (a3*a4)のに 2タイムスロツ[外側されて入力され、第1タイムスロ
ツトで中間結果(fl、f、、f、)が次式に従って算
出される。
データ(ai、a2.a、、a4)が(”11”2)
l (a3*a4)のに 2タイムスロツ[外側されて入力され、第1タイムスロ
ツトで中間結果(fl、f、、f、)が次式に従って算
出される。
(L、ft、fs) = (a、+a2) @ (冒’
)第2タイムスロツトでは、次式に従ってノくリテイビ
ット(pl、pl、ps)が算出される。
)第2タイムスロツトでは、次式に従ってノくリテイビ
ット(pl、pl、ps)が算出される。
(pl+pt+ps) −(asmay) ” (’、
■(f、、f、、f3)0 1ま ただし、■は2を法とする加算を示す。パリティ(pl
、 pl 、 ps )は並直列変換されてe、 、
e、となり、伝送路に送出される。
■(f、、f、、f3)0 1ま ただし、■は2を法とする加算を示す。パリティ(pl
、 pl 、 ps )は並直列変換されてe、 、
e、となり、伝送路に送出される。
(egret) ”= (ps+pt) ;第1タイ
ムスロツト(el、e2) == (p3+”) ;
第2タイムスロツトただし、臀はドントケア(0/lい
ずれでもよい)を示す。
ムスロツト(el、e2) == (p3+”) ;
第2タイムスロツトただし、臀はドントケア(0/lい
ずれでもよい)を示す。
一般K、(n、k)符号に本発明の方法を使用した場合
、記憶素子の容量Cは次式となる。
、記憶素子の容量Cは次式となる。
c=2(k/m+(m−1)(n−k)lx (n−k
) −m ヒy )第4図はこれを図示したものであ
り、本発明を用いると、直並列変換回路が省略できるば
かりでな(、メモリ容量Ω低下にもつながることがわか
る。
) −m ヒy )第4図はこれを図示したものであ
り、本発明を用いると、直並列変換回路が省略できるば
かりでな(、メモリ容量Ω低下にもつながることがわか
る。
上記の例においては、組織符号を用いて説明を加えたが
、第1図に示すような組織符号でない符号に対しても同
様に記憶素子または論理素子の出力端子から出力される
中間結果を入力端子にフィ第6図に示す。また、フィー
ドバックのための結線8の遅延量が1タイムスロツトよ
り小さい場合は、入力情報とフィードバックされた信号
が入力端子において同一位相とならないため、フリップ
フロップ等の遅延素子を挿入する必要がある。第7図は
この実施例を示したものである。
、第1図に示すような組織符号でない符号に対しても同
様に記憶素子または論理素子の出力端子から出力される
中間結果を入力端子にフィ第6図に示す。また、フィー
ドバックのための結線8の遅延量が1タイムスロツトよ
り小さい場合は、入力情報とフィードバックされた信号
が入力端子において同一位相とならないため、フリップ
フロップ等の遅延素子を挿入する必要がある。第7図は
この実施例を示したものである。
一方、符号誤り訂正用パリティピットの算出には不必要
なデータビットが一般に存在する。たとえば、上記の(
7,4)符号の場合、p、の算出にはaiが不要となる
。したがって、各パリティビット算出用の記憶素子また
は論理素子には不要の入力データが存在し、このデータ
と入力端子の結線は不必要となり、記憶素子の容量また
は論理素子の規模を小さくできる。第8図はこの例を示
したものであり、11〜19は各パリティビット算出用
の記憶素子または論理素子、81〜89は中間結果のフ
ィードバック用結線である。このような方法を使用すれ
ば、結線が不必要となった分だけ素子の容量は減少でき
る。たとえば、結線が不必要になったる。
なデータビットが一般に存在する。たとえば、上記の(
7,4)符号の場合、p、の算出にはaiが不要となる
。したがって、各パリティビット算出用の記憶素子また
は論理素子には不要の入力データが存在し、このデータ
と入力端子の結線は不必要となり、記憶素子の容量また
は論理素子の規模を小さくできる。第8図はこの例を示
したものであり、11〜19は各パリティビット算出用
の記憶素子または論理素子、81〜89は中間結果のフ
ィードバック用結線である。このような方法を使用すれ
ば、結線が不必要となった分だけ素子の容量は減少でき
る。たとえば、結線が不必要になったる。
以上説明したように、記憶素子または論理素子の出力デ
ータの一部を入力端子にフィードバックすることにより
、入力端子側に設ける直並列変換回路を省略でき、なお
かつ素子の容量を減少することが可能である。このため
、゛符号化装置の小形化、低消費電力化が可能となる。
ータの一部を入力端子にフィードバックすることにより
、入力端子側に設ける直並列変換回路を省略でき、なお
かつ素子の容量を減少することが可能である。このため
、゛符号化装置の小形化、低消費電力化が可能となる。
第1図は記憶素子または論理素子を用いた従来の符号化
回路の例、第2図は組織符号に対する従来の符号化回路
の例、第3図は直並列変換回路を前置した従来の符号化
回路の例、第4図は本発明の実施例、第5図は本発明の
効果を示す図、第6図は本発明の他の実施例、第7図は
本発明の他の実施例、第8図は本発明のさらに別の実施
例である。 1および11〜19・・・・・・記憶素子または論理素
子2・・・・・・・・・符号入力端子 3・・・・・・・・・誤り訂正符号出力端子4・・・・
・・・・・直並列変換回路 5・・・・・・・・・並直列変換回路 6・・・・・・・・・直列データ入力端子7・・・・・
・・・・直列データ出力端子9・・・・・・・・・遅延
素子 特許出願人 日本電信電話公社 特許出願代理人 弁理士 山 本 恵 −Lt図 1 簗、2凹 乳30 策4図 尾5図 クイムスロソト& m 尾乙図 ど 襄7図 σ y 尾8図
回路の例、第2図は組織符号に対する従来の符号化回路
の例、第3図は直並列変換回路を前置した従来の符号化
回路の例、第4図は本発明の実施例、第5図は本発明の
効果を示す図、第6図は本発明の他の実施例、第7図は
本発明の他の実施例、第8図は本発明のさらに別の実施
例である。 1および11〜19・・・・・・記憶素子または論理素
子2・・・・・・・・・符号入力端子 3・・・・・・・・・誤り訂正符号出力端子4・・・・
・・・・・直並列変換回路 5・・・・・・・・・並直列変換回路 6・・・・・・・・・直列データ入力端子7・・・・・
・・・・直列データ出力端子9・・・・・・・・・遅延
素子 特許出願人 日本電信電話公社 特許出願代理人 弁理士 山 本 恵 −Lt図 1 簗、2凹 乳30 策4図 尾5図 クイムスロソト& m 尾乙図 ど 襄7図 σ y 尾8図
Claims (1)
- (1)kビットの検査符号をふくむnビットの(n、k
)符号において、2に種類のにビットの入力のすべてに
対し、対応するnビットの情報符号を対応せしむるよう
に予めプログラムされた記憶素子もしくは論理素子を備
え、該記憶素子または論理素子の入力端子に該記憶素子
または論理素子の出力端子の一部をフィードバックする
ことを特徴とする符号化装置。 (i++ kビットの検査符号をふくむnビットの(
n、k)符号において、2に種類のにビットの入力のす
べてに対し、対応する(n−k)ビットのパリまたは論
理素子の入力端子に該記憶素子または論理素子の出力端
子の一部をフィードバックすることを特徴とする符号化
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56137745A JPS5840924A (ja) | 1981-09-03 | 1981-09-03 | 符号化装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56137745A JPS5840924A (ja) | 1981-09-03 | 1981-09-03 | 符号化装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5840924A true JPS5840924A (ja) | 1983-03-10 |
Family
ID=15205832
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56137745A Pending JPS5840924A (ja) | 1981-09-03 | 1981-09-03 | 符号化装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5840924A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07221739A (ja) * | 1994-01-19 | 1995-08-18 | Internatl Business Mach Corp <Ibm> | 可用性を高めるためのデータ処理システムおよび方法 |
-
1981
- 1981-09-03 JP JP56137745A patent/JPS5840924A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07221739A (ja) * | 1994-01-19 | 1995-08-18 | Internatl Business Mach Corp <Ibm> | 可用性を高めるためのデータ処理システムおよび方法 |
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