JP2000307600A - デバイス装置のハートビート回路 - Google Patents
デバイス装置のハートビート回路Info
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- JP2000307600A JP2000307600A JP11116235A JP11623599A JP2000307600A JP 2000307600 A JP2000307600 A JP 2000307600A JP 11116235 A JP11116235 A JP 11116235A JP 11623599 A JP11623599 A JP 11623599A JP 2000307600 A JP2000307600 A JP 2000307600A
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Abstract
(57)【要約】
【課題】ソフトウェアの障害をデバイス自身で検出して
他デバイスとの接続を切断するデバイス装置のハートビ
ート回路を提供する。 【解決手段】割り込み要因を上位装置に通知する割り込
みレジスタ２と、前記上位装置が前記割り込み要因をク
リアする割り込みクリアレジスタ３と、前記割り込みレ
ジスタのセットと同時に起動し前記割り込みクリアレジ
スタのセットと同時に停止するカウントアップタイマ４
と、割り込み要因を認定する時間をあらかじめ設定して
おく時間設定レジスタ５と、前記時間設定レジスタに設
定された設定時間と前記カウントアップタイマがカウン
トした監視時間とを比較する比較器６と、前記比較器の
比較の結果前記監視時間が前記設定時間を超えた場合に
前記デバイス装置の動作を停止させる停止制御部７とを
備えて構成される。
他デバイスとの接続を切断するデバイス装置のハートビ
ート回路を提供する。 【解決手段】割り込み要因を上位装置に通知する割り込
みレジスタ２と、前記上位装置が前記割り込み要因をク
リアする割り込みクリアレジスタ３と、前記割り込みレ
ジスタのセットと同時に起動し前記割り込みクリアレジ
スタのセットと同時に停止するカウントアップタイマ４
と、割り込み要因を認定する時間をあらかじめ設定して
おく時間設定レジスタ５と、前記時間設定レジスタに設
定された設定時間と前記カウントアップタイマがカウン
トした監視時間とを比較する比較器６と、前記比較器の
比較の結果前記監視時間が前記設定時間を超えた場合に
前記デバイス装置の動作を停止させる停止制御部７とを
備えて構成される。
Description
【０００１】
【発明の属する技術分野】本発明はデバイス装置のハー
トビート回路に関し、特にネットワークシステムの一ノ
ードを構成するデバイス装置のハートビート回路に関す
る。
トビート回路に関し、特にネットワークシステムの一ノ
ードを構成するデバイス装置のハートビート回路に関す
る。
【０００２】
【従来の技術】従来のハートビート機能は、ノード（デ
バイス）間でネットワークを用いソフト的に行うハート
ビート機能であるため、ノードダウン検出までに時間を
要するという欠点を持っていた。すなわち、１ノードが
ダウンした事を検出するのに時間が掛かるとその他のノ
ードにも影響を与え、他ノード宛のデータロスが多くな
ってしまうという問題がある。
バイス）間でネットワークを用いソフト的に行うハート
ビート機能であるため、ノードダウン検出までに時間を
要するという欠点を持っていた。すなわち、１ノードが
ダウンした事を検出するのに時間が掛かるとその他のノ
ードにも影響を与え、他ノード宛のデータロスが多くな
ってしまうという問題がある。
【０００３】また、従来の方法でノードダウンを早急に
検出しようとすると、ハートビート用のパケットを頻繁
に通信する必要があり、帯域をロスする、あるいはハー
トビート用としての別の通信経路が必要となってしまう
という欠点があった。
検出しようとすると、ハートビート用のパケットを頻繁
に通信する必要があり、帯域をロスする、あるいはハー
トビート用としての別の通信経路が必要となってしまう
という欠点があった。
【０００４】また、上位ソフトウェアのダウンをデバイ
ス自身が検出出来ないため、他ノードあるいは自ノード
他システムに外乱を与えてしまうという欠点を持ってい
た。
ス自身が検出出来ないため、他ノードあるいは自ノード
他システムに外乱を与えてしまうという欠点を持ってい
た。
【０００５】
【発明が解決しようとする課題】上記のように、従来の
ハートビート機能はデバイス間のネットワークを利用し
てソフト的に処理をしているので、ソフトウェアの障害
やデバイスの障害を迅速に検出して対処することができ
ない。したがって、他のノードのデバイスが暴走した
り、貴重なＣＰＵ資源を浪費したりすることが発生して
いる。
ハートビート機能はデバイス間のネットワークを利用し
てソフト的に処理をしているので、ソフトウェアの障害
やデバイスの障害を迅速に検出して対処することができ
ない。したがって、他のノードのデバイスが暴走した
り、貴重なＣＰＵ資源を浪費したりすることが発生して
いる。
【０００６】本発明の目的は、上記のような問題点を改
善するために、ソフトウェアの障害をデバイス自身で検
出して他デバイスとの接続を切断するデバイス装置のハ
ートビート回路を提供することにある。
善するために、ソフトウェアの障害をデバイス自身で検
出して他デバイスとの接続を切断するデバイス装置のハ
ートビート回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明によるデバイス装
置のハートビート回路は、デバイス装置が割り込みを上
位装置に報告してからその上位装置がその割り込みの処
理をクリアするまでに要する時間を監視する第一の手段
と、前記時間を評価することによって前記デバイス装置
を含む自システムが動作可能状態か否かを判定する第二
の手段とを有して構成される。
置のハートビート回路は、デバイス装置が割り込みを上
位装置に報告してからその上位装置がその割り込みの処
理をクリアするまでに要する時間を監視する第一の手段
と、前記時間を評価することによって前記デバイス装置
を含む自システムが動作可能状態か否かを判定する第二
の手段とを有して構成される。
【０００８】さらに本発明によるデバイス装置のハート
ビート回路において、前記第一の手段は割り込み要因を
上位装置に通知する割り込みレジスタと、前記上位装置
が前記割り込み要因をクリアする割り込みクリアレジス
タと、前記割り込みレジスタのセットと同時に起動し前
記割り込みクリアレジスタのセットと同時に停止するカ
ウントアップタイマとを備える。
ビート回路において、前記第一の手段は割り込み要因を
上位装置に通知する割り込みレジスタと、前記上位装置
が前記割り込み要因をクリアする割り込みクリアレジス
タと、前記割り込みレジスタのセットと同時に起動し前
記割り込みクリアレジスタのセットと同時に停止するカ
ウントアップタイマとを備える。
【０００９】さらに本発明によるデバイス装置のハート
ビート回路において、前記第二の手段は割り込み要因を
認定する時間をあらかじめ設定しておく時間設定レジス
タと、前記時間設定レジスタに設定された設定時間と前
記第一の手段が監視した監視時間とを比較する比較器
と、前記比較器の比較の結果前記監視時間が前記設定時
間を超えた場合に前記デバイス装置の動作を停止させる
停止制御部とを備える。
ビート回路において、前記第二の手段は割り込み要因を
認定する時間をあらかじめ設定しておく時間設定レジス
タと、前記時間設定レジスタに設定された設定時間と前
記第一の手段が監視した監視時間とを比較する比較器
と、前記比較器の比較の結果前記監視時間が前記設定時
間を超えた場合に前記デバイス装置の動作を停止させる
停止制御部とを備える。
【００１０】また本発明によるデバイス装置のハートビ
ート回路は、割り込み要因を上位装置に通知する割り込
みレジスタと、前記上位装置が前記割り込み要因をクリ
アする割り込みクリアレジスタと、前記割り込みレジス
タのセットと同時に起動し前記割り込みクリアレジスタ
のセットと同時に停止するカウントアップタイマと、割
り込み要因を認定する時間をあらかじめ設定しておく時
間設定レジスタと、前記時間設定レジスタに設定された
設定時間と前記カウントアップタイマがカウントした監
視時間とを比較する比較器と、前記比較器の比較の結果
前記監視時間が前記設定時間を超えた場合に前記デバイ
ス装置の動作を停止させる停止制御部とを備えて構成さ
れる。
ート回路は、割り込み要因を上位装置に通知する割り込
みレジスタと、前記上位装置が前記割り込み要因をクリ
アする割り込みクリアレジスタと、前記割り込みレジス
タのセットと同時に起動し前記割り込みクリアレジスタ
のセットと同時に停止するカウントアップタイマと、割
り込み要因を認定する時間をあらかじめ設定しておく時
間設定レジスタと、前記時間設定レジスタに設定された
設定時間と前記カウントアップタイマがカウントした監
視時間とを比較する比較器と、前記比較器の比較の結果
前記監視時間が前記設定時間を超えた場合に前記デバイ
ス装置の動作を停止させる停止制御部とを備えて構成さ
れる。
【００１１】さらに本発明のデバイス装置のハートビー
ト回路において、前記デバイス装置はＩＯバスを介して
上位装置に接続され、同時にリンクケーブルを介して他
のデバイス装置に接続されていることを特徴とする。
ト回路において、前記デバイス装置はＩＯバスを介して
上位装置に接続され、同時にリンクケーブルを介して他
のデバイス装置に接続されていることを特徴とする。
【００１２】さらに本発明のデバイス装置のハートビー
ト回路において、前記デバイス装置はＰＣＩバスを構成
するネットワークインタフェースカードであることを特
徴とする。
ト回路において、前記デバイス装置はＰＣＩバスを構成
するネットワークインタフェースカードであることを特
徴とする。
【００１３】
【発明の実施の形態】以下、本発明について図面を参照
しながら説明する。図１は本発明の実施の一形態を示す
ブロック図である。同図において、本発明によるデバイ
ス装置のハートビート回路は、割り込み要因を上位装置
に通知する割り込みレジスタ２と、前記上位装置が前記
割り込み要因をクリアする割り込みクリアレジスタ３
と、前記割り込みレジスタのセットと同時に起動し前記
割り込みクリアレジスタのセットと同時に停止するカウ
ントアップタイマ４と、割り込み要因を認定する時間を
あらかじめ設定しておく時間設定レジスタ５と、前記時
間設定レジスタに設定された設定時間と前記カウントア
ップタイマがカウントした監視時間とを比較する比較器
６と、前記比較器の比較の結果前記監視時間が前記設定
時間を超えた場合に前記デバイス装置の動作を停止させ
る停止制御部７とを備えて構成される。
しながら説明する。図１は本発明の実施の一形態を示す
ブロック図である。同図において、本発明によるデバイ
ス装置のハートビート回路は、割り込み要因を上位装置
に通知する割り込みレジスタ２と、前記上位装置が前記
割り込み要因をクリアする割り込みクリアレジスタ３
と、前記割り込みレジスタのセットと同時に起動し前記
割り込みクリアレジスタのセットと同時に停止するカウ
ントアップタイマ４と、割り込み要因を認定する時間を
あらかじめ設定しておく時間設定レジスタ５と、前記時
間設定レジスタに設定された設定時間と前記カウントア
ップタイマがカウントした監視時間とを比較する比較器
６と、前記比較器の比較の結果前記監視時間が前記設定
時間を超えた場合に前記デバイス装置の動作を停止させ
る停止制御部７とを備えて構成される。
【００１４】ここで、上記のハートビート回路を含むデ
バイス１は、ＩＯバス１０を介してＣＰＵ１１に接続さ
れ、またリンクケーブル９を介して他ノード８に接続さ
れている。
バイス１は、ＩＯバス１０を介してＣＰＵ１１に接続さ
れ、またリンクケーブル９を介して他ノード８に接続さ
れている。
【００１５】上記のハートビート回路は、デバイスが割
り込みを上げてから、上位ソフトウェア（以下、ＳＷと
いう。）が割り込み処理をクリアするまでに要する時間
を監視する事により、自システムが動作可能状態か否か
の判定をデバイス内で行う。
り込みを上げてから、上位ソフトウェア（以下、ＳＷと
いう。）が割り込み処理をクリアするまでに要する時間
を監視する事により、自システムが動作可能状態か否か
の判定をデバイス内で行う。
【００１６】上記のハートビート回路において、デバイ
ス１は割り込み要因をＳＷに通達するための割り込みレ
ジスタ２を有している。また、デバイスには、ＳＷが割
り込み要因をクリアするための割り込みクリアレジスタ
３を備えており、割り込みレジスタ２がセットされてか
らＳＷが割り込みクリアレジスタ３をセットし、割り込
み要因がクリアされるまでの時間をカウントアップタイ
マ４により計測する。その計測された値と障害要因認定
時間を設定する時間設定レジスタ５との比較を比較器６
により行い、カウントアップタイマの値が設定値を越え
た場合には停止制御部７によりデバイスの動作を停止さ
せ、他デバイス８との接続を切り離す。
ス１は割り込み要因をＳＷに通達するための割り込みレ
ジスタ２を有している。また、デバイスには、ＳＷが割
り込み要因をクリアするための割り込みクリアレジスタ
３を備えており、割り込みレジスタ２がセットされてか
らＳＷが割り込みクリアレジスタ３をセットし、割り込
み要因がクリアされるまでの時間をカウントアップタイ
マ４により計測する。その計測された値と障害要因認定
時間を設定する時間設定レジスタ５との比較を比較器６
により行い、カウントアップタイマの値が設定値を越え
た場合には停止制御部７によりデバイスの動作を停止さ
せ、他デバイス８との接続を切り離す。
【００１７】図１において、デバイス１がＮＩＣ（ネッ
トワークインタフェースカード。以下、ＮＩＣとい
う。）であり、ＰＣＩバスを構成する場合について説明
する。ＰＣＩバスは３３ＭＨｚ、３２／６４ｂｉｔであ
り、そのシリアルポートは、１．２５Ｇｂｐｓの通信速
度を持ち、複数ノードとループ構成によりクラスタを組
むことが可能である。
トワークインタフェースカード。以下、ＮＩＣとい
う。）であり、ＰＣＩバスを構成する場合について説明
する。ＰＣＩバスは３３ＭＨｚ、３２／６４ｂｉｔであ
り、そのシリアルポートは、１．２５Ｇｂｐｓの通信速
度を持ち、複数ノードとループ構成によりクラスタを組
むことが可能である。
【００１８】ＮＩＣはノード間の通信にシリアルポート
を使い、リンクケーブル９を介し、転送を行う。この
際、転送完了待ち合わせの事象が生じた場合に、ＮＩＣ
は転送完了後、割り込みレジスタ２に割り込み要因を書
き込み、ＰＣＩの割り込み線をアサートし、割り込みを
ＣＰＵ１１にＩＯバス１０を介し、通知する。この時、
ＳＷは割り込み要因を割り込みレジスタより読み出し、
割り込みクリアレジスタ３をセットし、割り込みをクリ
アする。この割り込みセットから割り込みクリアまでの
時間を利用する事により、ＮＩＣのハートビートを行
う。
を使い、リンクケーブル９を介し、転送を行う。この
際、転送完了待ち合わせの事象が生じた場合に、ＮＩＣ
は転送完了後、割り込みレジスタ２に割り込み要因を書
き込み、ＰＣＩの割り込み線をアサートし、割り込みを
ＣＰＵ１１にＩＯバス１０を介し、通知する。この時、
ＳＷは割り込み要因を割り込みレジスタより読み出し、
割り込みクリアレジスタ３をセットし、割り込みをクリ
アする。この割り込みセットから割り込みクリアまでの
時間を利用する事により、ＮＩＣのハートビートを行
う。
【００１９】割り込み事象が発生し、割り込み要因がセ
ットされてから割り込み要因がクリアされるまでの時間
をカウントアップタイマ４によってカウントアップし、
そのカウントアップタイマの値と時間設定レジスタ５の
値を比較器６により比較を行う。ここで、時間設定レジ
スタは予めソフトウェアがＮＩＣに初期設定時に書き込
んでおく時間で、この設定時間以上は割り込み処理に時
間が掛からないと思われる時間をセットする。ＮＩＣ
は、この時間設定レジスタ値以上にカウントアップタイ
マ値がなった場合、停止制御部７に通知する。
ットされてから割り込み要因がクリアされるまでの時間
をカウントアップタイマ４によってカウントアップし、
そのカウントアップタイマの値と時間設定レジスタ５の
値を比較器６により比較を行う。ここで、時間設定レジ
スタは予めソフトウェアがＮＩＣに初期設定時に書き込
んでおく時間で、この設定時間以上は割り込み処理に時
間が掛からないと思われる時間をセットする。ＮＩＣ
は、この時間設定レジスタ値以上にカウントアップタイ
マ値がなった場合、停止制御部７に通知する。
【００２０】このとき、停止制御部７はＳＷがストール
したと判断し、ＮＩＣの動作を停止させる。さらに自シ
ステムが動作不能になった事をリンクケーブルを使い、
他ノード８に通知する。
したと判断し、ＮＩＣの動作を停止させる。さらに自シ
ステムが動作不能になった事をリンクケーブルを使い、
他ノード８に通知する。
【００２１】このようにして、ＮＩＣ自体が自システム
のストールを判別する事ができ、ＳＷの介在なしに他シ
ステムの切り離しができるため、他ノードに外乱を与え
る事が無い。また、自システムの異なるメモリ領域への
書き込み等の暴走を防ぐ効果もある。さらに他ノード間
とのハートビート用パケットの交換が必要無いため、帯
域を有効に活用でき、ＳＷのＣＰＵ使用率も低下させる
事が可能である。
のストールを判別する事ができ、ＳＷの介在なしに他シ
ステムの切り離しができるため、他ノードに外乱を与え
る事が無い。また、自システムの異なるメモリ領域への
書き込み等の暴走を防ぐ効果もある。さらに他ノード間
とのハートビート用パケットの交換が必要無いため、帯
域を有効に活用でき、ＳＷのＣＰＵ使用率も低下させる
事が可能である。
【００２２】なお、上記の例ではデバイスとしてＮＩＣ
について説明したが、本発明はハートビートを必要とす
る他のデバイス装置にも適用することができる。
について説明したが、本発明はハートビートを必要とす
る他のデバイス装置にも適用することができる。
【００２３】また、ハートビート回路として他の構成を
組むこともできる。たとえば、割り込み要因が発生した
際に、割り込みを上げた後、カウンタに時間設定値をロ
ードする。その後、クロックでカウントアップしてい
き、カウンタがオーバフローしたら、システムがストー
ルしたと判断し、停止制御部に通達する。また、割り込
みがクリアされたらカウンタのカウントアップを停止さ
せ、次の割り込み発生まで待機する構成とする事も可能
である。
組むこともできる。たとえば、割り込み要因が発生した
際に、割り込みを上げた後、カウンタに時間設定値をロ
ードする。その後、クロックでカウントアップしてい
き、カウンタがオーバフローしたら、システムがストー
ルしたと判断し、停止制御部に通達する。また、割り込
みがクリアされたらカウンタのカウントアップを停止さ
せ、次の割り込み発生まで待機する構成とする事も可能
である。
【００２４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば次の効果が得られる。
よれば次の効果が得られる。
【００２５】第一の効果はＳＷストールによるデバイス
停止が素速くでき、自デバイス装置の暴走を防ぐ事がで
きる。その理由は、ＳＷの障害をデバイス自身が検出で
き動作を停止できるので、自デバイスに接続されている
他デバイスに外乱を与える事が無い。
停止が素速くでき、自デバイス装置の暴走を防ぐ事がで
きる。その理由は、ＳＷの障害をデバイス自身が検出で
き動作を停止できるので、自デバイスに接続されている
他デバイスに外乱を与える事が無い。
【００２６】第二の効果は、他デバイスとの間のハート
ビート機能が必要なくなるため、通信の帯域をより有効
に活用する事ができ、ＳＷでのハートビートのモジュー
ルが必要無くなりＣＰＵ効率を上げる事ができる。その
理由は、ＳＷの障害をそのデバイスが検出できるため、
他デバイスとの接続をＳＷからの指示なしに切断する事
が可能となる。この事により他デバイス間とのＳＷを介
したハードビートの必要がなくなり、ハートビート用の
通信パケットが必要なく、帯域をより有効に利用でき
る。
ビート機能が必要なくなるため、通信の帯域をより有効
に活用する事ができ、ＳＷでのハートビートのモジュー
ルが必要無くなりＣＰＵ効率を上げる事ができる。その
理由は、ＳＷの障害をそのデバイスが検出できるため、
他デバイスとの接続をＳＷからの指示なしに切断する事
が可能となる。この事により他デバイス間とのＳＷを介
したハードビートの必要がなくなり、ハートビート用の
通信パケットが必要なく、帯域をより有効に利用でき
る。
【図１】本発明の実施の一形態を示すブロック図。
１ デバイス ２ 割り込みレジスタ ３ 割り込みクリアレジスタ ４ カウントアップタイマ ５ 時間設定レジスタ ６ 比較器 ７ 停止制御部 ８ 他ノード ９ リンクケーブル １０ ＩＯバス １１ ＣＰＵ
フロントページの続き (72)発明者 竹元 浩之 石川県石川郡鶴来町安養寺１番地 北陸日 本電気ソフトウェア株式会社内 Ｆターム(参考） 5B042 GA12 GA35 GA39 GB09 JJ22 KK01 KK04 KK09 5B083 BB01 CC06 CC09 CD01 CD09 DD11 EE07 EF13 5K033 DB15 EA04 EB08
Claims (6)
- 【請求項１】 デバイス装置が割り込みを上位装置に報
告してからその上位装置がその割り込みの処理をクリア
するまでに要する時間を監視する第一の手段と、前記時
間を評価することによって前記デバイス装置を含む自シ
ステムが動作可能状態か否かを判定する第二の手段とを
有することを特徴とするデバイス装置のハートビート回
路。 - 【請求項２】 請求項１記載のデバイス装置のハートビ
ート回路において、前記第一の手段は割り込み要因を上
位装置に通知する割り込みレジスタと、前記上位装置が
前記割り込み要因をクリアする割り込みクリアレジスタ
と、前記割り込みレジスタのセットと同時に起動し前記
割り込みクリアレジスタのセットと同時に停止するカウ
ントアップタイマとを備えることを特徴とするデバイス
装置のハートビート回路。 - 【請求項３】 請求項１記載のデバイス装置のハートビ
ート回路において、前記第二の手段は割り込み要因を認
定する時間をあらかじめ設定しておく時間設定レジスタ
と、前記時間設定レジスタに設定された設定時間と前記
第一の手段が監視した監視時間とを比較する比較器と、
前記比較器の比較の結果前記監視時間が前記設定時間を
超えた場合に前記デバイス装置の動作を停止させる停止
制御部とを備えることを特徴とするデバイス装置のハー
トビート回路。 - 【請求項４】 割り込み要因を上位装置に通知する割り
込みレジスタと、前記上位装置が前記割り込み要因をク
リアする割り込みクリアレジスタと、前記割り込みレジ
スタのセットと同時に起動し前記割り込みクリアレジス
タのセットと同時に停止するカウントアップタイマと、
割り込み要因を認定する時間をあらかじめ設定しておく
時間設定レジスタと、前記時間設定レジスタに設定され
た設定時間と前記カウントアップタイマがカウントした
監視時間とを比較する比較器と、前記比較器の比較の結
果前記監視時間が前記設定時間を超えた場合に前記デバ
イス装置の動作を停止させる停止制御部とを備えること
を特徴とするデバイス装置のハートビート回路。 - 【請求項５】 請求項１，２，３，または４記載のデバ
イス装置のハートビート回路において、前記デバイス装
置はＩＯバスを介して上位装置に接続され、同時にリン
クケーブルを介して他のデバイス装置に接続されている
ことを特徴とするデバイス装置のハートビート回路。 - 【請求項６】 請求項５記載のデバイス装置のハートビ
ート回路において、前記デバイス装置はＰＣＩバスを構
成するネットワークインタフェースカードであることを
特徴とするデバイス装置のハートビート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11116235A JP2000307600A (ja) | 1999-04-23 | 1999-04-23 | デバイス装置のハートビート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11116235A JP2000307600A (ja) | 1999-04-23 | 1999-04-23 | デバイス装置のハートビート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000307600A true JP2000307600A (ja) | 2000-11-02 |
Family
ID=14682171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11116235A Pending JP2000307600A (ja) | 1999-04-23 | 1999-04-23 | デバイス装置のハートビート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000307600A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100617344B1 (ko) | 2003-08-27 | 2006-08-31 | 인터내셔널 비지네스 머신즈 코포레이션 | 클러스터에서의 확실한 장애 해결 방법 및 시스템 |
| US7263104B2 (en) | 2002-05-17 | 2007-08-28 | Allied Telesis Kabushiki Kaisha | Concentrator and reset control method therefor |
| US8214823B2 (en) | 2007-03-30 | 2012-07-03 | Fujitsu Limited | Cluster system, process for updating software, service provision node, and computer-readable medium storing service provision program |
| JP2014164472A (ja) * | 2013-02-25 | 2014-09-08 | Nec Corp | 情報処理システム、及び情報処理装置の障害処理方法 |
| JP2015018414A (ja) * | 2013-07-11 | 2015-01-29 | ルネサスエレクトロニクス株式会社 | マイクロコンピュータ |
| JP2018041492A (ja) * | 2017-11-01 | 2018-03-15 | ルネサスエレクトロニクス株式会社 | マイクロコンピュータ |
-
1999
- 1999-04-23 JP JP11116235A patent/JP2000307600A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8214823B2 (en) | 2007-03-30 | 2012-07-03 | Fujitsu Limited | Cluster system, process for updating software, service provision node, and computer-readable medium storing service provision program |
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| JP2015018414A (ja) * | 2013-07-11 | 2015-01-29 | ルネサスエレクトロニクス株式会社 | マイクロコンピュータ |
| JP2018041492A (ja) * | 2017-11-01 | 2018-03-15 | ルネサスエレクトロニクス株式会社 | マイクロコンピュータ |
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