JP2015018414A - マイクロコンピュータ - Google Patents
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Abstract
【解決手段】割り込みコントローラから中央処理装置までの割り込み信号系に対してタイマなどを用いて定期的にテスト割り込み要求を発生し、その割り込み処理ルーチン内で割り込みコントローラ内の割り込み要求フラグの状態を確認し、同じ割り込み要求フラグが2回以上続けてセット状態にされていることを検出した場合にはその割り込み信号系に故障が発生している可能性が高いと想定して、異常有りとする。
【選択図】図1
Description
先ず、本願において開示される実施の形態について概要を説明する。実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
マイクロコンピュータ(1)は、中央処理装置(5)と、割り込みコントローラ(4,18,21,22,21A)と、を有する。前記中央処理装置は、定期的に所定の間隔で発生される所定のテスト割り込み要求(OSTM)に応答して、前記割り込みコントローラが保有する割り込み要求フラグ(IFLG)を参照し、複数回の前記テスト割り込み要求による参照で同一の割り込み要求フラグが連続して複数回セット状態であることを判別することによって、異常有りとみなす。
項1において、前記割り込みコントローラは、前記テスト割り込み要求が与えられる第1の割り込みコントローラ(21)と、前記テスト割り込み要求に応答する前記中央処理装置の処理によって参照対象とされる割り込み要求フラグを有する第2の割り込みコントローラ(22)とを有する(図1参照)。
項2において、前記テスト割り込み要求を発生するテスト割り込み要求発生回路(15a,15b)を二重化する(図5参照)。前記第1の割り込みコントローラ(21A)は二重化されたテスト割り込み要求発生回路から並列に入力したテスト割り込み要求の夫々に対して他の割り込み要求との間の受け付け制御を別々に行い、別々に行われた受け付け制御の結果が一致するか否かを判別する判別回路を更に有する。
項2において、第2の割り込みコントローラに入力される割り込み要求を選択して第1の割り込みコントローラへ入力させるセレクタ(80)を更に有する(図7参照)。前記中央処理装置は、前記割り込みコントローラの割り込み要求フラグを参照して異常有りとみなしたとき、複数回の前記テスト割り込み要求による参照で同一の割り込み要求フラグが連続して複数回セット状態であると判別した当該割り込み要求フラグに対応する割り込み要求を、前記セレクタで選択して第1の割り込みコントローラへ入力させる処理を行う。
項1において、前記割り込みコントローラは、カスケード接続されたマスタ割り込みコントローラ(4)及びスレーブ割り込みコントローラ(18)を有する。マスタ割り込みコントローラは、複数の割り込み要求を入力可能にされ、入力した割り込み要求に対する受け付け制御の結果に従って中央処理装置に割り込み信号を出力する。スレーブ割り込みコントローラは、複数の割り込み要求を入力可能にされ、入力した割り込み要求に対する受け付け制御の結果に従って前記マスタ割り込みコントローラに割り込み要求信号を出力する。
項5において、前記中央処理装置は、定期的に所定の間隔で発生される所定のテスト割り込み要求に応答して、前記スレーブ割り込みコントローラ(22)が保有するスレーブ側割り込み要求フラグ(SRSに対応するIFLG)と、前記スレーブ割り込みコントローラから前記マスタ割り込みコントローラ(4)に供給される割り込み要求信号に対応してセットされる、前記マスタ割り込みコントローラが保有するマスタ側割り込み要求フラグ(IntS2に対応するIFLG)と、を参照する(図8参照)。中央処理装置は、複数回の前記テスト割り込み要求による参照で、同一のスレーブ側割り込み要求フラグが連続して複数回セット状態であること、また、それに対応するマスタ側割り込み要求フラグが連続して複数回セット状態であることまたはセット状態でない、を判別することによって、異常有りとみなす。
項6において、前記中央処理装置は、複数回の前記テスト割り込み要求による参照で、同一のスレーブ側割り込み要求フラグが連続して複数回セット状態であり、且つ、それに対応するマスタ側割り込み要求フラグが連続して複数回セット状態であることを判別することによって、スレーブ割り込みコントローラ及びマスタ割り込みコントローラを経由して中央処理装置の入力に至る経路に異常有りとみなす。また、複数回の前記テスト割り込み要求による参照で、同一のスレーブ側割り込み要求フラグが連続して複数回セット状態であり、且つ、それに対応するマスタ側割り込み要求フラグが連続して複数回セット状態でないことを判別することによって、スレーブ割り込みコントローラからマスタ割り込みコントローラの入力に至る経路に異常有りとみなす。
項5において、前記マスタ割り込みコントローラに前記所定のテスト割り込み要求を入力する(図10、図11参照)。
項5において、前記スレーブ割り込みコントローラは、前記テスト割り込み要求が与えられる第1のスレーブ割り込みコントローラ(21)と、前記テスト割り込み要求に応答する前記中央処理装置の処理によって参照対象とされる割り込み要求フラグを有する第2のスレーブ割り込みコントローラ(22)とを有する(図1参照)。
項9において、前記テスト割り込み要求を発生するテスト割り込み要求発生回路(15a,15b)を二重化する(図5参照)。前記第1のスレーブ割り込みコントローラは二重化されたテスト割り込み要求発生回路から並列に入力したテスト割り込み要求の夫々に対して他の割り込み要求との間の受け付け制御を別々に行い、別々に行われた受け付け制御の結果が一致するか否かを判別する判別回路を更に備える。前記マスタ割り込みコントローラは前記第1のスレーブ割り込みコントローラで別々に行われた受け付け制御の結果に対する論理積信号を一つの割り込み要求として処理する。
項9において、第2のスレーブ割り込みコントローラに入力される割り込み要求を選択して第1のスレーブ割り込みコントローラへ入力させるセレクタ(80)を更に有する(図7参照)。前記中央処理装置は、前記第2のスレーブ割り込みコントローラの割り込み要求フラグを参照して異常有りとみなしたとき、複数回の前記テスト割り込み要求による参照で同一の割り込み要求フラグが連続して複数回セット状態であると判別した当該割り込み要求フラグに対応する割り込み要求を、前記セレクタで選択して第1のスレーブ割り込みコントローラへ入力させる処理を行う。
項5において、前記マスタ割り込みコントローラ(4)及び前記中央処理装置(5)は、夫々二重化(2,3)されて相互に並列動作されることにより、相互の動作結果の相違に基づく異常の検出を可能にするロックステップアーキテクチャを有する。
項1において、前記割り込みコントローラは、前記テスト割り込み要求及び第1の割り込み要求が与えられる第1の割り込みコントローラ(21A)と、第2の割り込み要求が与えられる第2の割り込みコントローラ(22)とを有する。前記テスト割り込み要求を発生するテスト割り込み要求発生回路(15a,15b)は二重化される。前記第1の割り込みコントローラは二重化されたテスト割り込み要求発生回路から並列に入力したテスト割り込み要求の夫々に対して前記第1の割り込み要求との間の受け付け制御を別々に行い、別々に行われた受け付け制御の結果が一致するか否かを判別する判別回路(60)を更に有する。前記中央処理装置は、定期的に所定の間隔で発生される所定のテスト割り込み要求に応答して、前記第1の割り込みコントローラ及び第2の割り込みコントローラが保有する割り込み要求フラグを参照し、複数回の前記テスト割り込み要求による参照で同一の割り込み要求フラグが連続して複数回セット状態であることを判別することによって、異常有りとみなす(図9参照)。
項1において、タイマを更に有し、前記所定のテスト割り込み要求は、所定の間隔で前記タイマ(15)から発生されるタイマ割り込み要求である。
項14において、参照対象とされる割り込み要求フラグは、機能安全が考慮された安全関連の割り込み要求に対応する割り込み要求フラグである。
項15において、前記所定の間隔は、前記安全関連の割り込み要求によるフェイルセーフ処理で考慮されるFTTI(Fault Tolerant Time Interval)よりも短い時間である。
項15において、前記所定のテスト割り込み要求はユーザーモードにおける中央処理装置の制御にしたがって前記タイマから定期的に発生される。
項1において、前記中央処理装置によって有るとみなされる異常は、前記割り込みコントローラから前記中央処理装置に至る経路で想定される異常である。
実施の形態について更に詳述する。
図2にはマイクロコンピュータの構成が例示される。同図に示されるマイクロコンピュータ(MCU)1は、特に制限されないが、単結晶シリコンのような1個の半導体基板にCMOS集積回路製造技術によって形成され、半導体集積回路装置として実現されている。
上記マイクロコンピュータ1は、特に制限されないが、自動車のパワートレイン又はボディー系等の機能安全に係わるECUなどに搭載して利用されることが想定される。その場合には、機能安全関連の割り込み要求の種類が多数に及び、二重化したマスタ割り込みコントローラ4にその全ての割り込み要求を収容することができない。機能安全関連の割り込み要求を二重化されていないスレーブ割り込みコントローラで受け取る場合でも、多数に亘る機能安全関連の割り込み処理の信頼性向上のために、マイクロコンピュータ1には、割り込みコントローラ及びその割り込み信号系の故障を容易に検出可能なように考慮がなされている。以下、マイクロコンピュータ1におけるその割り込み制御系の故障検出技術について詳細を説明する。
図1にはマイクロコンピュータ1における割り込み制御系の詳細が示される。
第1の実施の形態で説明したように、安全関連の割り込み要求に対する処理系の故障を中央処理装置5のソフトウェアを用いて検出するには、タイマ割り込みとしてテスト割り込み要求OSTMが定期的に発生することを前提とする。したがって、タイマ回路15においてテスト割り込み要求OSTMを発生させるタイマチャネルが故障したり、テスト割り込み要求OSTMの経路からスレーブ割り込みコントローラ21を経由してマスタ割り込みコントローラ4に至るまでの割り込み信号系に故障が発生した場合には、上記ソフトウェアテストを実行することができなくなる。故障検出の第2の実施の形態では、テスト割り込み要求OSTMの発生元、更にはその要求信号の処理系も二重化する。
安全関連の割り込み制御系における故障検出は、機能安全を考慮して、安全関連の割り込み要求信号系に故障が発生していないことをシステム通常動作中に中央処理装置5によるソフトウェアテストでチェックするものである。第3の実施の形態では、故障検出結果がテストフェイルである場合に、システムを安全な状態に移行させる処理を行うのではなく、本来の処理を継続しようとするものである。アベイラビリティ(可用性)の観点では、故障が発生した場合でも通常動作の継続が求められる場合があるからである。
図8にはマイクロコンピュータ1の割り込み制御系として第4の実施の形態に係る主な構成が例示される。第1乃至第3の実施の形態ではマスタ割り込みコントローラ4はスレーブ割り込みコントローラ21,22からの割り込み信号IntS1,IntS2に対して割り込み要求フラグIFLGを備えていない。第4の実施の形態のマスタ割り込みコントローラ4Bには割り込み信号IntS1,IntS2に対して割り込み要求フラグIFLGを設けた割り込み要求フラグ回路33Bを採用する。割り込み信号IntS1,IntS2に対応して割り込み要求フラグ回路33Bに設けられた割り込み要求フラグIFLGは、割り込み信号IntS1,IntS2が活性化されることによってセットされる。割り込み信号IntS1,IntS2に応ずる割り込みが優先度・マスク制御ロジック回路(PMLGC)53に受け付けられて割り込み信号IntReqが活性化されたとき、これに応答して中央処理装置5から割り込み承認信号IntAckが返されると、フラグ制御回路43Bは、CSCDをスレーブ割り込みコントローラ21,22に向けて出力すると共に、そのとき受け付けられた割り込み信号IntS1又はIntS2に応ずる割り割り込み要求フラグIFLGをクリアする。すなわち割り込み信号IntS1,IntS2に応ずる割り込み要求フラグIFLGに対する操作も他の割り込み要求フラグと同様の操作とされる。
テストフェイルした場合にマスタ割り込みコントローラ4Bの割り込み信号IntS1又はIntS2に応ずる割り込み要求フラグIFLGも読み出して利用すればよい。例えば、複数回のOSTM割り込み処理ルーチンで連続して2回、スレーブ割り込みコントローラ22内の同じ割り込み要求フラグがセット状態であることを判別した場合に、マスタ割り込みコントローラ4Bに追加した上記割り込み要求フラグはセット状態にされていない場合は、スレーブ割り込みコントローラからマスタ割り込みコントローラの入力に至る経路が故障していると考えられる。また、スレーブ割り込みコントローラ22とマスタ割り込みコントローラ4Bの双方で当該割り込み要求フラグがセット状態にされている場合は、スレーブ割り込みコントローラ22の内部、またはマスタ割り込みコントローラ4Bをから中央処理装置5の割り込み入力に至る経路に異常有りとみなすことができる。
図9にはマイクロコンピュータ1の割り込み制御系として第5の実施の形態に係る主な構成が例示される。第5の実施の形態は第2の実施の形態に係る構成を流用したものであり、第1のスレーブ割り込みコントローラ21Aを非安全関連割り込み要求信号NSRSに限定せず、安全関連割り込み要求信号SRSも供給して利用可能にしたことが第2の実施の形態との相違点である。したがって、OSTM割り込みルーチンにおいて中央処理装置5は第1のスレーブ割り込みコントローラ21Aにおける安全関連割り込み要求信号SRSに応ずる割り込み要求フラグに対しても、連続して複数回セット状態にされているか否かの判別を行うようにされる。尚、図では第1のスレーブ割り込みコントローラ21Aには非安全関連割り込み要求信号NSRSが入力されていないが、非安全関連割り込み要求信号NSRSと安全関連割り込み要求信号SRSと混在させて入力してよいことは言うまでもない。
図10及び図11にはマイクロコンピュータ1の割り込み制御系として第6の実施の形態に係る主な構成が例示される。今までの実施の形態ではテスト割り込み要求OSTMをスレーブ割り込みコントローラ18,21,21Aに供給した。これに限定されず、図10及び図11のようにマスタ割り込みコントローラ4に供給しても良い。二重化によってロックステップアーキテクチャが採用されたマスタ割り込みコントローラ4にテスト割り込み要求OSTMを供給することにより、テスト割り込み要求OSTMの処理経路の異常発生が容易に検出されるので、第2の実施の形態と同様に、テスト割り込み要求に基づく中央処理装置5によるソフトウェアテストがOSTMテスト割り込み処理系の故障により実行できない状態を避けることができ、システムの機能安全という観点で、より安全性を高めることができる。
2 プロセッシングエレメント(PE0)
3 プロセッシングエレメント(PE1)
4、4A、4B マスタ割り込みコントローラ(INTC1)
5 中央処理装置(CPU)
6 比較部(COMP)
7 エラー制御回路(ERRCNT)
15 タイマ回路(TMR)
18 スレーブ割り込みコントローラ(INTC2)
21、21A 第1のスレーブ割り込みコントローラ(INTC2_0)
22 第2のスレーブ割り込みコントローラ(INTC2_1)
IFLG 割り込み要求フラグ
IntS1、IntS2、IntReq 割り込み信号
31、32、33、33B 割り込み要求フラグ回路
41、42、43、43B フラグ制御ロジック回路(FLGC)
51、52、53、51A、53A 優先度・マスク制御ロジック回路(PMLGC)
CSCD カスケードコード
INT[127:32] 割り込み要求信号
OSTM テスト割り込み要求
NSRS 非安全関連割り込み要求信号
SRS 安全関連割り込み要求信号
INT[255:128] 割り込み要求信号
INT_PE[31:0] 割り込み要求信号
OSTMa、OSTMb 二重化されたテスト割り込み要求
15a、15b タイマチャネル
60 排他的論理和ゲート
61 優先度・マスク制御ロジック回路(PMLGC)
62 論理積ゲート
70、71 優先度・マスク制御ロジック回路(PMLGC)
80 セレクタ
SEL 選択信号
Claims (18)
- 中央処理装置と、割り込みコントローラと、を有するマイクロコンピュータであって、
前記中央処理装置は、定期的に所定の間隔で発生される所定のテスト割り込み要求に応答して、前記割り込みコントローラが保有する割り込み要求フラグを参照し、複数回の前記テスト割り込み要求による参照で同一の割り込み要求フラグが連続して複数回セット状態であることを判別することによって、異常有りとみなす、マイクロコンピュータ。 - 請求項1において、前記割り込みコントローラは、前記テスト割り込み要求が与えられる第1の割り込みコントローラと、前記テスト割り込み要求に応答する前記中央処理装置の処理によって参照対象とされる割り込み要求フラグを有する第2の割り込みコントローラとを有する、マイクロコンピュータ。
- 請求項2において、前記テスト割り込み要求を発生するテスト割り込み要求発生回路を二重化し、
前記第1の割り込みコントローラは二重化されたテスト割り込み要求発生回路から並列に入力したテスト割り込み要求の夫々に対して他の割り込み要求との間の受け付け制御を別々に行い、別々に行われた受け付け制御の結果が一致するか否かを判別する判別回路を更に有する、マイクロコンピュータ。 - 請求項2において、第2の割り込みコントローラに入力される割り込み要求を選択して第1の割り込みコントローラへ入力させるセレクタを更に有し、
前記中央処理装置は、前記割り込みコントローラの割り込み要求フラグを参照して異常有りとみなしたとき、複数回の前記テスト割り込み要求による参照で同一の割り込み要求フラグが連続して複数回セット状態であると判別した当該割り込み要求フラグに対応する割り込み要求を、前記セレクタで選択して第1の割り込みコントローラへ入力させる処理を行う、マイクロコンピュータ。 - 請求項1において、前記割り込みコントローラは、
複数の割り込み要求を入力可能にされ、入力した割り込み要求に対する受け付け制御の結果に従って中央処理装置に割り込み信号を出力するマスタ割り込みコントローラと、
複数の割り込み要求を入力可能にされ、入力した割り込み要求に対する受け付け制御の結果に従って前記マスタ割り込みコントローラに割り込み要求信号を出力するスレーブ割り込みコントローラと、を有する、マイクロコンピュータ。 - 請求項5において、前記中央処理装置は、定期的に所定の間隔で発生される所定のテスト割り込み要求に応答して、前記スレーブ割り込みコントローラが保有するスレーブ側割り込み要求フラグと、前記スレーブ割り込みコントローラから前記マスタ割り込みコントローラに供給される割り込み要求信号に対応してセットされる前記マスタ割り込みコントローラが保有するマスタ側割り込み要求フラグと、を参照し、複数回の前記テスト割り込み要求による参照で、同一のスレーブ側割り込み要求フラグが連続して複数回セット状態であること、また、それに対応するマスタ側割り込み要求フラグが連続して複数回セット状態であること、を判別することによって、異常有りとみなすマイクロコンピュータ。
- 請求項6において、前記中央処理装置は、複数回の前記テスト割り込み要求による参照で、同一のスレーブ側割り込み要求フラグが連続して複数回セット状態であり、且つ、それに対応するマスタ側割り込み要求フラグが連続して複数回セット状態であることを判別することによって、スレーブ割り込みコントローラの内部、またはマスタ割り込みコントローラを経由して中央処理装置の入力に至る経路に異常ありとみなし、
複数回の前記テスト割り込み要求による参照で、同一のスレーブ側割り込み要求フラグが連続して複数回セット状態であり、且つ、それに対応するマスタ側割り込み要求フラグが連続して複数回セット状態でないことを判別することによって、スレーブ割り込みコントローラからマスタ割り込みコントローラの入力に至る経路に異常有りとみなす、マイクロコンピュータ。 - 請求項5において、前記マスタ割り込みコントローラに前記所定のテスト割り込み要求を入力する、マイクロコンピュータ。
- 請求項5において、前記スレーブ割り込みコントローラは、前記テスト割り込み要求が与えられる第1のスレーブ割り込みコントローラと、前記テスト割り込み要求に応答する前記中央処理装置の処理によって参照対象とされる割り込み要求フラグを有する第2のスレーブ割り込みコントローラとを有する、マイクロコンピュータ。
- 請求項9において、前記テスト割り込み要求を発生するテスト割り込み要求発生回路を二重化し、
前記第1のスレーブ割り込みコントローラは二重化されたテスト割り込み要求発生回路から並列に入力したテスト割り込み要求の夫々に対して他の割り込み要求との間の受け付け制御を別々に行い、別々に行われた受け付け制御の結果が一致するか否かを判別する判別回路を更に有し、
前記マスタ割り込みコントローラは前記第1のスレーブ割り込みコントローラで別々に行われた受け付け制御の結果に対する論理積信号を一つの割り込み要求として処理する、マイクロコンピュータ。 - 請求項9において、第2のスレーブ割り込みコントローラに入力される割り込み要求を選択して第1のスレーブ割り込みコントローラへ入力させるセレクタを更に有し、
前記中央処理装置は、前記第2のスレーブ割り込みコントローラの割り込み要求フラグを参照して異常有りとみなしたとき、複数回の前記テスト割り込み要求による参照で同一の割り込み要求フラグが連続して複数回セット状態であると判別した当該割り込み要求フラグに対応する割り込み要求を、前記セレクタで選択して第1のスレーブ割り込みコントローラへ入力させる処理を行う、マイクロコンピュータ。 - 請求項5において、前記マスタ割り込みコントローラ及び前記中央処理装置は、夫々二重化されて相互に並列動作されることにより、相互の動作結果の相違に基づく異常の検出を可能にするロックステップアーキテクチャを有する、マイクロコンピュータ。
- 請求項1において、前記割り込みコントローラは、前記テスト割り込み要求及び第1の割り込み要求が与えられる第1の割り込みコントローラと、第2の割り込み要求が与えられる第2の割り込みコントローラとを有し、
前記テスト割り込み要求を発生するテスト割り込み要求発生回路を二重化し、
前記第1の割り込みコントローラは二重化されたテスト割り込み要求発生回路から並列に入力したテスト割り込み要求の夫々に対して前記第1の割り込み要求との間の受け付け制御を別々に行い、別々に行われた受け付け制御の結果が一致するか否かを判別する判別回路を更に有し、
前記中央処理装置は、定期的に所定の間隔で発生される所定のテスト割り込み要求に応答して、前記第1の割り込みコントローラ及び第2の割り込みコントローラが保有する割り込み要求フラグを参照し、複数回の前記テスト割り込み要求による参照で同一の割り込み要求フラグが連続して複数回セット状態であることを判別することによって、異常有りとみなす、マイクロコンピュータ。 - 請求項1において、タイマを更に有し、前記所定のテスト割り込み要求は、所定の間隔で前記タイマから発生されるタイマ割り込み要求である、マイクロコンピュータ。
- 請求項14において、参照対象とされる割り込み要求フラグは、機能安全が考慮された安全関連の割り込み要求に対応する割り込み要求フラグである、マイクロコンピュータ。
- 請求項15において、前記所定の間隔は、前記安全関連の割り込み要求によるフェイルセーフ処理で考慮されるFTTI(Fault Tolerant Time Interval)よりも短い時間である、マイクロコンピュータ。
- 請求項15において、前記所定のテスト割り込み要求はユーザーモードにおける中央処理装置の制御にしたがって前記タイマから定期的に発生される、マイクロコンピュータ。
- 請求項1において、前記中央処理装置によって有るとみなされる異常は、前記割り込みコントローラから前記中央処理装置に至る経路で想定される異常である、マイクロコンピュータ。
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