KR100968641B1 - 점-대-점 링크 협의 방법, 디바이스, 집적 회로 및 전자시스템 - Google Patents

점-대-점 링크 협의 방법, 디바이스, 집적 회로 및 전자시스템 Download PDF

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Abstract

디바이스들간의 점-대-점 링크는 이용 가능한 최저 속도로 시작되고, 동작 상태에 도달한 후에 보다 고속의 속도가 협의된다.

Description

점-대-점 링크 협의 방법, 디바이스, 집적 회로 및 전자 시스템{POINT-TO-POINT LINK NEGOTIATION METHOD AND APPARATUS}
본 발명은 전반적으로 점-대-점 링크에 관한 것으로, 더 구체적으로는 점-대-점 링크의 에이전트들간의 협의(negotiations)에 관한 것이다.
링크 기반 시스템은 디바이스들간의 통신을 위해 점-대-점 링크를 사용한다. 링크-기반 시스템은 전형적으로 링크 양단의 디바이스 기능을 인식하기 위해 정교한 트레이닝 프로세스를 통하게 된다. 디바이스가 더 빨라지고 더 많은 기능을 가질수록 링크 트레이닝은 더 복잡해진다.
도 1은 점-대-점 링크에 의해 결합되는 다수의 디바이스의 도면을 도시하고 있다.
도 2 및 3은 점-대-점 링크 상태 머신을 기술하는 상태 머신 도면을 도시하고 있다.
도 4는 본 발명의 다양한 실시예에 따른 흐름도이다.
도 5는 본 발명의 다양한 실시예에 따른 시스템 도면을 도시하고 있다.
다음의 상세한 설명에서, 첨부된 도면을 참조할 것인데, 본 발명이 실시되는 특정 실시예를 도시하고 있다. 이들 실시예는 당업자가 본 발명을 실시하기에 충분히 상세히 기재되어 있다. 본 발명의 다양한 실시예는 상이할지라도 서로 반드시 배타적인 것은 아니라는 것을 이해할 것이다. 예를 들어, 일 실시예와 관련되는 설명되는 특정 형상, 구조 또는 특징이 본 발명의 사상 및 범위를 벗어나지 않고 다른 실시예 내에 구현될 수 있다. 또한, 각 개시된 실시예 내의 개별 소자의 위치 또는 배열이 본 발명의 사상 및 범위를 벗어나지 않고 수정될 수 있다. 그러므로, 다음의 상세한 설명은 제한하는 것으로 고려되어서는 안되며, 본 발명의 범위는 청구 범위에 의해서만 정의되고, 알맞게 해석되며, 청구 범위가 부여되는 균등물의 전체 범위에 따른다. 도면에서, 유사한 번호는 여러 도면을 통해 동일하거나 유사한 기능을 지칭한다.
도 1은 점-대-점 링크에 의해 결합되는 다수의 디바이스의 도면을 도시하고 있다. 디바이스(110)는, 디바이스 A로도 지칭되며 점-대-점 링크 상에서 디바이스(120)(디바이스 B), 130(디바이스 C) 및 140(디바이스 D)와 통신하는 것이 도시되어 있다. 예를 들어, 디바이스 A는 점-대-점 링크(124)를 사용하여 디바이스 B와 통신하는 것이 도시되어 있고, 디바이스 A는 점-대-점 링크(134)를 사용하여 디 바이스 C와 통신하는 것이 도시되어 있으며, 디바이스 A는 점-대-점 링크(144)를 사용하여 디바이스 D와 통신하는 것이 도시되어 있다.
일부 실시예에서, 도 1에 도시된 디바이스와 이들을 접속하는 점-대-점 링크는 주변 장치 상호접속부(PCI) 익스프레스(Express) 표준과 같은 상호접속 표준과 순응(compliance) 또는 부분적 순응 동작한다. 예를 들어, 본 발명의 다양한 실시예는 Infiniband 및 CSI와 순응 또는 부분적 순응하여 점-대-점 링크를 동작시킨다. 본 명세서에서 사용하는 바와 같이, "PCI"라는 용어는 임의의 과거, 현재 미래 PCI 표준 또는 PCI Express를 포함하는 확장을 지칭하지만, 이에 한정되는 것은 아니다.
디바이스(110, 120, 130, 140)는 점-대-점 링크 상의 에이전트로서 동작할 수 있는 임의의 종류의 디바이스일 수 있다. 예를 들어, 디바이스는 집적 회로, 집적 회로를 포함하는 회로 카드 또는 다수의 회로 카드를 포함할 수 있는 모듈일 수 있다. 또한, 디바이스(110, 120, 130 또는 140)의 각각은 디바이스 계층을 포함할 수 있다.
다양한 디바이스들간의 점-대-점 링크는 임의의 폭을 가질 수 있다. 예를 들어, 링크(124)는 8개의 "레인"의 폭을 가진 것으로 도시되고, 링크(134) 및 144)는 각각 4개의 레인의 폭을 가진 것으로 도시된다. 각 레인은 송신/수신 쌍을 포함하고, 신호는 일선단(一先端) 또는 차분 신호일 수 있다.
디바이스는 상이한 링크 속도 기능을 가질 수 있다. 예를 들어, 이전 세대로부터의 구형 디바이스는 최근 세대로부터의 새로운 디바이스보다 낮은 링크 속도 기능을 가질 수 있다. 도 1의 디바이스는 1개 또는 2개의 링크 속도 기능을 갖는 것이 도시되어 있으며, 속도 X 및 속도 Y로서 표시되는데, 여기서 X는 Y보다 느리다. 예를 들어, 디바이스 A, B 및 D는 X와 Y 모두의 링크 속도 기능을 가지며, 디바이스 C는 X의 링크 속도 기능만을 갖는다.
본 발명의 다양한 실시예에서, 점-대-점 링크의 속도는 디바이스가 이용 가능한 최저 속도로 동작하는 동작 상태에 도달한 후에 디바이스들간에 협의된다. 예를 들어, 동작을 시작할 때, 디바이스 A, B, C 및 D는 서로에 대한 그들의 링크 속도 기능을 통지한 후, 이용 가능한 최저 속도로 동작하는 링크를 형성할 수 있다. 이 예에서, 링크(124, 134 및 144) 모두가 속도 X로 동작하는 동작 상태에 도달한다. 속도 X의 동작 상태에 도달한 후, 디바이스는 서로 협의하여 상이한 속도로 동작할 수 있다. 점-대-점 링크의 속도를 협의하는 것 외에도, 동작 상태에 도달한 후 링크의 폭도 협의될 수 있다. 예를 들어, 협의를 통해 링크(124)의 폭가 8 레인에서 4 레인 또는 그 이하로 감소될 수 있다.
디바이스(110, 120, 130 및 140)의 각각은 전술한 링크 협의 기능을 제공하는 상태 머신(SM)을 포함한다. 예를 들어, 디바이스(110)는 상태 머신(112)을 포함하고, 디바이스(120)는 상태 머신(122)을 포함하며, 디바이스(130)는 상태 머신(132)을 포함하고, 디바이스(140)는 상태 머신(142)을 포함한다. 도 1에 도시된 다양한 상태 머신은 다른 디바이스의 상태 머신과 협의할 수 있고, 또한 그 상태 머신이 위치한 디바이스 내의 회로에 대한 구성(configuration)을 제공할 수 있다. 예를 들어, 상태 머신(112)은 디바이스(140) 내의 상태 머신(142)과 협의할 수 있 으며, 또한 링크(144) 상에서 통신하는 디바이스(110) 내의 회로를 구성할 수 있다.
일부 실시예에서, 각 디바이스는 복수의 상태 머신을 포함할 수 있다. 예를 들어, 상태 머신(112)은 3개의 별개의 상태 머신을 포함할 수 있는데, 각각이 상태 머신(122, 132 및 142)의 각각과 협의한다. 또한, 일부 실시예에서, 상태 머신 동작은 하드웨어 또는 소프트웨어에 의해 영향 받을 수 있다. 예를 들어, 디바이스(110) 내의 하드웨어는 신뢰성을 높이기 위해 상태 머신(112)이 더 낮은 링크 속도를 협의하도록 지시할 수 있다. 또한, 예를 들어, 소프트웨어가 디바이스(110)에 의해 실행되거나, 다른 곳에서 실행되는 소프트웨어가 전력 절감을 위해 상태 머신(112)이 더 낮은 링크 속도 또는 링크 폭 감소를 협의할 것을 지시할 수 있다.
도 2는 점-대-점 링크 상태 머신의 동작을 기술하는 상태 머신 도면을 도시하고 있다. 본 발명의 일부 실시예에서, 하나 이상의 상태 머신(112, 122, 132 및 142)(도 1)이 상태 머신 도면(200)에 따라 동작할 수 있다.
상태(210)는 리셋 상태이다. 리셋 상태는 전력 차단 또는 하드웨어 또는 소프트웨어 리셋이 발생한 후에 도달될 수 있다. 리셋 상태를 떠나는 경우, 상태 머신(210)는 다른 디바이스가 링크 상호접속부에 결합되어 있는지에 관한 정보를 거의 갖지 못한다. 예를 들어, 리셋 상태를 떠나는 경우, 상태 머신(200)은 디바이스가 상호접속부 상에 존재하는지(또는 그 개수), 그들의 속도 기능은 무엇인지 또는 그들의 링크 폭에 관해 알지 못한다.
리셋 상태를 떠나면, 상태 머신(200)은 점-대-점 링크가 가능한 최저 링크 속도로 구성되는 상태(220)로 이동한다. 예를 들어, 이제 도1을 다시 참조하면, 상태 머신(112)은 디바이스 A 및 D 모두가 속도 Y로 통신할 수 있음에도 디바이스 A가 속도 X로 점-대-점 링크(144) 상에서 통신하도록 구성한다. 상태(220) 동안, 상태 머신(200)은 로컬 디바이스의 속도 기능을 통지하고, 링크 상호 접속부에 결합되어 있는 다른 디바이스의 속도 기능을 기록한다. 상태(220) 동안, 상태 머신(200)은 또한 다른 디바이스의 존재를 검출할 수 있고, 링크 폭을 결정하며, 다양한 링크에 식별자를 할당하며, 다른 상태 머신으로 다수의 링크 제어를 넘겨줄(hand off) 수 있다.
점-대-점 링크 이용 가능한 최저 속도로 동작하도록 구성된 후, 상태 머신(200)은 동작 상태(230)로 이동한다. 동작 상태(230)는 점-대-점 링크를 통해 정상적인 통신이 일어나는 상태이다. 예를 들어, 동작 상태의 정상적인 통신은 그래픽 데이터, 메모리 데이터 또는 임의의 다른 데이터를 포함할 수 있다.
동작 상태(230)는 하드웨어 또는 소프트웨어로부터 제어 정보를 수신할 수 있다. 예를 들어, 232에 도시된 바와 같이, 동작 상태(230)는 하드웨어 제어에 의해 영향 받을 수 있고, 동작 상태(230)는 소프트웨어 제어에 의해 영향 받을 수 있다. 일부 실시예에서, 소프트웨어 제어는 레지스터(registers)를 통해 영향 받을 수 있다. 예를 들어, 상태 머신(200)은 소프트웨어에 액세스 가능한 레지스터에서 유지되는 디지털 정보에 반응할 수 있다. 상태 머신(200)은 링크 속도, 링크 폭 및 점-대-점 링크의 기타 속성의 소프트웨어 제어를 허용하는 레지스터 설정을 포함할 수 있다.
하드웨어 제어는 다양한 시나리오 하의 상태 머신(200)의 동작에 영향을 줄 수 있다. 예를 들어, 우선 동작 상태(230)에 도달한 후, 상태 머신(220)은 하드웨어 제어 하에서 더 높은 링크 속도에서의 동작을 즉시 협의할 수 있다. 이는, 상태 머신(200)이 더 높은 링크 속도 기능을 갖는 디바이스에 존재하고 역시 더 높은 링크 속도 기능을 갖는 디바이스와 통신하고 있는 경우에 발생할 수 있다. 또한, 예를 들어, 링크에 에러가 있으면, 상태 머신(200)은 하드웨어 제어 하에 링크 성능을 개선하려는 시도로 보다 저속의 링크 속도를 협의할 수 있다.
하드웨어 또는 소프트웨어 제어 하에서, 상태 머신(200)은 상태(240)의 링크 속도의 변경을 협의할 수 있다. 상태(240)는 동작 상태(230)로부터 진입되고 동작 상태(230)로 복귀된다. 이 방식으로 링크 속도의 변경을 협의함으로써, 상태 머신(200)은 링크 속도를 수정하기 위해 리셋 상태(210) 또는 구성 상태(220)를 통과하지 않는다. 이와 같이 함으로써, 링크 속도의 변경은 링크를 중단하지 않고 협의될 수 있다.
링크 속도는 상태(240)에서 증가되거나 감소될 수 있다. 예를 들어, 링크 속도가 성능 개선을 위해 증가되거나, 링크 속도가 전력 소비를 줄이기 위해 감소될 수 있다. 일부 실시예에서, 또한, 링크 폭는 상태(240)에서 증가 또는 감소되도록 협의될 수 있다.
도 3은 링크 트레이닝 및 지위 상태 머신(LTSSM)의 동작을 설명하는 상태 머신 도면을 도시하고 있다. 도 3의 LTSSM는 PCI Express 시스템과 관련하여 설명되지만 이에 한정되는 것은 아니다. 전술한 바와 같이, 본 발명의 다양한 실시예는 점-대-점 링크를 포함하는 임의의 링크-기반 시스템에서 사용될 수 있다.
상태 머신(300)은 검출 상태(310), 폴링 상태(a Polling state), 구성 상태, L0 상태(340) 및 복원 상태를 포함한다. 폴링 상태는 Polling.Active substate(322) 및 Polling.Config substate(324)를 포함하고, 구성 상태는 Config.Linkwid substate(332), Config.Lanenum substate(334) 및 Config.Complete substate(336)를 포함하며, 복원 상태는 Recovery.Speed substate(352), Recovery.Rcvrlock substate(354), Recovery.Rcvrcfg substate(356) 및 Recovery.Idle substate(358)을 포함한다. 가능한 상태 및 하위 상태는 도시된 것들에 한정되지 않는다. 예를 들어, 검출 상태(310)는 다수의 하위 상태를 포함할 수 있고, 하위 상태들로 도시된 상태는 하나의 상태로 줄어들 수 있다.
PCI-Express에 기초하는 시스템과 같은 링크-기반 시스템은 링크를 동작 상태로 올리기 전에 다수의 상태를 포함하는 정교한 트레이닝 프로세스를 거친다. 예를 들어, 링크 트레이닝 알고리즘은 검출 상태 동안 레인상의 수신기를 검출하고, 폴링 상태 동안 트레이닝 시퀀스의 교환을 통해 기호 고정(symbol lock)을 달성하려 하며, LO 동작 상태로 이동하기 전에 링크 폭, 구성 상태 동안 기능 레인 상에 레인 번호 할당 후 레인-대-레인 디스큐(deskew)를 수립한다. L0 동안, 트랜잭션이 교환된다. (기호 고정의 상실과 같은) 링크 레벨 재시도를 통해 처리될 수 없는 링크 레벨 에러는 링크를 유지하지만 기호 고정을 재수립하여 복원하려는 복원 상태를 통해 처리되어, 어느 레인이 기능적인지를 판단하고 L0으로 진입하기 전에 기능 레인 상에 레인 대 레인 디스큐를 수행한다.
링크-기반 링크 트레이닝 프로토콜의 주요한 도전 과제 중 하나는 상태 또는 링크 구성을 통신하는 어떠한 대역 내(in-band) 메커니즘이 없다는 것이다. 링크-기반 시스템의 주요한 장점 중 하나는 낮은 핀카운트를 사용하여 높은 대역폭을 전송한다는 것이므로, 이들 시스템은 접속되는 구성요소의 링크의 상태와 그 구성 및 기능을 판단하기 위해 링크 트레이닝 프로토콜에 많은 복잡성을 둔게 된다. 예를 들어, 업스트림 디바이스는 1개의 x16 링크 또는 2개의 x8 링크 또는 4개의 x4 링크 또는 하나의 x8과 2개의 x4 링크의 조합으로서 구성될 수 있는 16PCI-E 레인을 가질 수 있다. 업스트림 디바이스는 몇 개의 다운스트림 디바이스에 연결되며 그 폭와 접속의 종류(역방향 레인, 변환된 극성) 및 양 방향으로의 개별 레인의 상태를 파악하기 위해, 레인 번호 할당으로의 진행 및 개별 링크 사용 이전에 링크 트레이닝 프로세스를 거친다. 이는 복잡한 프로세스로서, 링크 트레이닝 상태 머신이 링크 트레이닝 프로세스의 상이한 상태에 존재할 수 있는 다양한 다운스트림 디바이스를 책임져야 하는 것을 고려하며, 링크 내의 개별 레인은 레인 대 레인 디스큐와 동기가 아닐 수 있을 뿐만 아니라, 복원되어야 하는 긴 일련의 전이 에러의 가능성도 있다.
도 3에 도시된 바와 같이, LTSSM은 독립 링크를 형성할 레인 서브 세트를 대신하는 하나 이상의 보조 LTSSM을 분할하고 허용할 수 있다. 도 3은 링크 트레이닝 상태 머신이 분할할 수 있는 곳들 중 2개를 도시하고 있다. 하나는 검출 상태로부터 이탈하는 동안 나타낸다. 다수의 디바이스가 검출되는 경우, 일부 디바이스는 리셋이 아니고 나머지 디바이스는 여전히 리셋일 수 있다. 이는 일부 레인이 수신기를 검출하고 나머지는 수신기를 검출하지 않는 결과를 초래한다. 수신기를 검출한 디바이스는 하나(또는 그 이상)의 LISSM 하로 이동될 것이며, 수신기를 검출하지 않은 디바이스는 하나(또는 복수)의 개별 LTSSM의 제어 하에 남을 것이다. 다음 분할은 독립 링크의 신원이 수립되는 구성 상태 중에 발생한다.
폴링 상태 동안, 트레이닝 시퀀스(TS) 정렬된 세트는 Gen 1 속도로 전송되고, 로컬 디바이스의 속도 기능이 통지된다. 일부 실시예에서, 폴링과 L0 사이에서 전송되는 모든 TS 정렬 세트는 속도 기능(또는 "데이터 레이트 식별자")를 포함한다.
도 3에 의해 표시된 본 발명의 다양한 실시예에서, 링크는 L0 상태에 대해 항상 Gen 1(이용 가능한 최저) 속도로 시작한다. 구성 상태에서와 Gen 1 속도의 링크 트레이닝 동안과, 링크 폭가 수립되고 레인 번호가 할당된 후, 각 디바이스는 레인 대 레인 디스큐를 수립할 때 자신이 수신된 데이터 레이트 식별자를 통해 자신이 접속되는 디바이스의 속도 기능을 기록한다. 데이터 레이트 식별자는 레인 번호가 할당된 후에 기록되므로, LTSSM이 처리하고 있는 단 하나의 접속되는 디바이스만이 존재하는데, 왜냐하면 구성 상태 동안 LTSSM 분할은 레인 번호 할당 후에 발생하기 때문이라는 것을 유의해야 한다. 따라서, 속도를 변경하는 것은 LTSSM을 분할하는 복잡성을 포함하지 않는다. 일단 링크가 L0에 존재하면, 복원에 대한 L0을 다시 L0 전이 루트로 복귀시킴으로써 소프트웨어 또는 하드웨어를 통해 속도 변경을 개시할 수 있다.
Recovery.Speed substate는 새로운 링크 속도에 대한 변경이 수행되는 상태 이다. 속도를 변경하는 소프트웨어 메커니즘은 원하는 속도를 구성 레지스터에 기록함으로써 이루어질 수 있다. 하드웨어 메커니즘은 초기에 더 높은 속도로 변경하는 것과 같은 더 상위의 프로토콜 계층에 의해 또는 속도를 변경하는 것이 바람직한 에러 또는 전력 관리와 같은 이벤트에 응답하여 이루어질 수 있다.
본 발명의 다양한 실시예에서, 링크의 속도 변경은 초기 플로우-제어 동작이 완료된 후 L0 상태에서만 선택적으로 개시되도록 허용된다. 개시자가 속도를 변경하도록 결정한 경우, 복원 상태(Recovery.RcvrLock substate)에 진입하고 복원 동안 송신되는 트레이닝 시퀀스를 송신한다. 속도를 변경하고자 하면, 개시자는 속도를 변경하기 원한다는 것을 표시하는 트레이닝 시퀀스의 한 비트를 설정하고 동작하고자 하는 속도를 포함하는 속도만 통지한다. 속도 변경 표시자 세트를 갖는 개시자로부터의 이러한 트레이닝 시퀀스의 최소 개수를 수신하면, 수신자는 또한 Recovery.Speed에 진입하기 전에 최소 개수의 트레이닝 시퀀스의 동일한 속도 변경 비트를 설정한다. 개시자는 속도 변경의 표시를 수신하고 Recovery.Speed에 진입한다. 양측은 속고 변경 비트 세트를 서로 교환한 트레이닝 시퀀스의 양측에 의해 통지되었던 최대 속도를 선택할 것이다. 양측은 Recovery.Speed에서 전기적으로 유휴일 것이며, 새로운 속도를 갖는 Recovery.RcvrLOCK을 재입력하기 전에 새로운 속도로 변경된다.
한쪽이 새로운 속도로 동작하는 것을 실패하면, 새로운 속도에서 수신하는 것을 실패한 쪽은 Recovery.Speed로 빠져나갈 것이며, 다른 쪽을 Recovery.RcvrCfg로부터 Recovery.Speed로 가져올 것이다. Recovery.Speed로의 두 번째 입력 동안, 속도는 L0 속도로 다시 되돌아가고, 정상 복원 동작은 링크가 다시 본래 속도로 돌아가는 것을 보장할 것이다. 이는, 수신기가 타임아웃 기간 동안 대기한 이후라 하더라도 Recovery.RcvrLock 동안 기호 고정을 달성하지 못한 경우에 발생할 수 있다. 그 후, 기호 고정을 달성하지 못한 쪽의 LTSSM은 다시 이전 속도로 되돌아갈 Recovery.Speed에 진입할 것이다. 다른 측은 Recovery.RcvrCfg에 존재할 수 있지만, L0 속도와 상이한 속도로 동작하는 경우 전기 유휴를 본 후에 Recovery.Speed로 다시 갈 것이다.
링크는 먼저 Gen 1 속도로 L0로 시작하므로, 속도는 이미 복잡한 링크 트레이닝 프로토콜을 더 이상 복잡하게 하지 않는다. 또한, 이용 가능한 최저 속도에서 항상 시작함으로써, 도 3의 LTSSM은 기존 구형 세대 디바이스와의 상호 동작성을 제공하는데, 왜냐하면 구형 세대 디바이스에 대한 레인은 구형 디바이스가 처리할 수 있는 것보다 높은 속도로 구동되지 않을 것이기 때문이다. 또한, 링크 트레이닝 시간은 L0 이전에 링크 속도를 협의하지 않음으로써 낮게 유지될 수 있다.
본 발명의 다양한 실시예는 링크 속도가 정상 동작 동안에 변경될 수 있게 한다. 보다 나은 전력 관리를 위해 링크의 실행시간 대역폭 요구에 따라 링크 속도를 동적으로 변경하도록 선택할 수 있다. 예를 들어, 링크가 Gen 2속도로 동작하고 있는 경우, 대역폭 요구가 일시적으로 낮은 경우 전력을 절감하기 위해 Gen 1 속도로 다운그레이드할 것을 선택할 수 있다. 이는, 링크 아래의 전체 계층을 재구성하기 위해 소프트웨어 개입을 포함해야하는 링크 다운 없이 동적으로 수행될 수 있다.
링크 속도를 변경하는 것은 보다 나은 신뢰성 및 이용 가능성을 위해 사용될 수 있다. 예를 들어, 링크가 특정 주파수에서 동작하는 시간에 따라 한계(marginal)에 이르면, 가능하다면 주파수를 다시 변경하기로 결정하기 전에 링크 속도는 변경되고 에러 레이트는 모니터링된다. 따라서, 링크는 속도 변경 프로세스 동안에 깨어 있기(stays up) 때문에 링크 속도는 원하는 레벨의 신뢰성과 이용 가능성에 도달하기 위해 수정될 수 있는 변수이다.
도 4는 본 발명의 다양한 실시예에 따른 흐름도를 도시하고 있다. 일부 실시예에서, 방법(400)은 점-대-점 링크와 통신하는 디바이스의 링크 상태 머신에 의해 사용될 수 있다. 일부 실시예에서, 방법(400) 또는 그 일부는 집적 회로, 프로세서, 전자 시스템에 의해 수행되며 그 실시예가 여러 도면에 도시되어 있다. 방법(400)은 특정 종류의 장치, 소프트웨어 요소 또는 이 방법을 수행하는 시스템에 한정되지 않는다. 방법(400)의 다양한 동작은 제공되는 순서로 수행되거나 상이한 순서로 수행될 수 있다. 또한, 일부 실시예에서, 도 4에 나열되는 일부 동작은 방법(400)으로부터 생략된다.
방법(400)은 디바이스가 지원되는 링크 속도를 통지하는 블록(410)에서 시작하는 것이 도시되어 있다. PCI Express 시스템의 관점에서, 링크 속도는 세대 번호(가령, Gen 1, Gen 2, 등)에 대응할 수 있다. 다른 관점에서, 링크 속도는 수적인 데이터 레이트에 대응할 수 있다. 지원되는 링크 속도는 링크 트레이닝 시퀀스 동안 다른 디바이스로 통지될 수 있다. 예를 들어, 링크 속도는 상태(220)(도 2) 또는 상태(332, 334 및 336)(도 3)와 같은 구성 상태 동안과, 상태(322 또는 324)(도 3)와 같은 폴링 상태 동안 또는 다른 상태 동안에 통지될 수 있다.
420에서, 다른 디바이스에 의해 지원되는 링크 속도가 기록된다. 링크 속도는 상태(220)(도 2) 또는 상태(332, 334 및 336)(도 3)와 같은 구성 상태에 기록될 수 있다. 일부 실시예에서, 링크 속도가 기록되는 시간만큼, 이들은 많은 TS 정렬 세트에 수신된다. 또한, 일부 실시예에서, 링크 속도는 TS 정렬 세트의 최소 개수에 수신될 때까지 기록되지 않는다. 430에서, 이용 가능한 최저 속도를 사용하여 점-대-점 링크가 수립된다. PCI Express 시스템과 관련하여, 점-대-점 링크는 항상 Gen 1 속도로 먼저 수립된다. 다른 시스템과 관련하여, 점-대-점 링크는 항상 두 디바이스 모두와 호환성 있는 최저 속도로 수립된다.
440에서, 동작 상태는 링크에 대해 진입된다. PCI Express 시스템과 관련하여, 동작 상태는 L0이다. 다른 시스템과 관련하여, 동작 상태는 트랜잭션이 링크를 지나 수행되게 하는 임의의 상태이다. 일부 실시예에서, 동작 상태가 도달한 시간만큼, 다수의 상태 머신은 상태 머신 분할로 인해 다수의 링크와 연관될 수 있다. 상태 머신 각각은 이용 가능한 최저 속도로 먼저 자신의 개별 링크를 동작 상태로 가져온다.
450에서, 링크를 중단하지 않고 더 높은 속도가 동적으로 협의된다. 일부 실시예에서, 이는 링크 에러로부터의 복원과 통상적으로 관련되는 복원 상태를 진입하는 PCI 순응 디바이스("개시자")의 상태 머신에 대응한다. 예를 들어, 도 3에 도시된 바와 같이, 복원 상태는 링크를 중단하지 않고 더 높은 링크 속도를 동적으로 협의하도록 진입될 수 있다.
일부 실시예에서, 블록(450)은 소프트웨어 개입 없이 수행된다. 예를 들어, 링크 트레이닝 시퀀스 동안, 두 디바이스가 최저 가능한 것보다 높은 지원되는 링크 속도를 통지하는 경우, 이용 가능한 최저 속도로 동작 상태에 진입한 후, 두 디바이스는 자동적으로 복원 상태에 진입하여 더 높은 속도를 협의한다. 다른 실시예에서, 블록(450)은 소프트웨어 개입의 결과로서 수행될 수 있다. 예를 들어, 소프트웨어는 상태 머신으로 하여금 더 높은 링크 속도를 협의하게 하는 구성 레지스터에 기록할 수 있다.
460에서, 링크 속도 또는 링크 폭는 하드웨어 또는 소프트웨어 제어 하에서 동적으로 상향 또는 하향 협의될 수 있다. 링크 속도 또는 폭 또는 둘 모두가 하향 협의되어 전력을 감소시키거나 신뢰성을 증가시키고, 링크 속도 또는 폭 또는 둘 모두가 상향 협의되어 통신 대역폭을 증가시킬 수 있다.
도 5는 본 발명의 다양한 실시예에 따른 시스템 도면을 도시하고 있다. 전자 시스템(500)은 프로세서(510), 입력/출력(I/O) 제어기(530), 회로 상호접속부(520) 및 이더넷 인터페이스(540)을 포함한다. 일부 실시예에서, 전자 시스템(500)은 점-대-점 링크를 갖는 컴퓨터일 수 있다. 일부 실시예에서, 전자 시스템(500)은 점-대-점 링크와 통신하고 또한 이더넷 인터페이스를 포함하는 디바이스를 포함하는 시스템을 나타낼 수 있다. 예들은 무선 네트워크의 액세스 포인트 또는 이동국, 컴퓨터 또는 이더넷 인터페이스를 갖는 디지털 카메라를 포함한다.
프로세서(510)는 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 등을 포함하는 임의의 종류의 프로세서를 나타내지만 이에 한정되는 것은 아니 다. 일부 실시예에서, 프로세서(510)는 점-대-점 링크(512)를 사용하여 I/O 제어기(530)와 통신한다. 예를 들어, 일부 실시예에서, 링크(512)는 전술한 바와 같은 동적 속도 협의 기능을 갖는 링크일 수 있다.
이더넷 인터페이스(540)는 전자 시스템(500)과 다른 시스템 사이의 통신을 제공할 수 있다. 예를 들어, 일부 실시예에서, 전자 시스템(500)은 이더넷 인터페이스(540)를 사용하여 유선 네트워크와 통신하거나 다른 액세스 포인트와 통신하는 액세스 포인트일 수 있다. 본 발명의 일부 실시예는 이더넷 인터페이스(540)를 포함하지 않는다. 예를 들어, 일부 실시예에서, 전자 시스템9500)은 버스 E/h는 다른 종류의 포트를 사용하여 컴퓨터 또는 네트워크와 통신하는 네트워크 인터페이스 카드(NIC)일 수 있다.
I/O 제어기(530)는 점-대-점 링크를 사용하여 전자 시스템(500)의 다양한 다른 블록들간의 통신을 제공한다. 예를 들어, PCI Express 관련하여, I/O 제어기(530)는 루트 복합체(RC)일 수 있다. 회로 상호접속부(520)는 점-대-점 링크를 사용하여 개별 회로를 I/O 제어기(530)에 결합하는 데 유용한 임의의 종류의 상호접속부를 나타낸다. 일부 실시예에서, 회로 상호접속부(520)는 회로 보드 상의 트레이스를 포함하며, 다른 실시예에서 회로 상호접속부(520)는 케이블링 또는 와이어링을 포함한다. 또 다른 실시예에서, 회로 상호접속부(520)는 회로 보드 상의 집적 회로 풋프린트 또는 회로 카드를 수용할 수 있는 하나 이상의 슬롯을 포함한다. 회로 상호접속부(520)은 점-대-점 링크를 사용하여 I/O 제어기(530)와 통신할 수 있는 임의의 종류의 회로를 수용할 수 있다. 예를 들어, 회로 상호접속부(520) 에 결합되는 회로는 PCI Express 호환 가능한 시스템의 종단점으로서 동작할 수 있다. 예시적 종단점은 PCI Express 부착 그래픽 제어기 또는 PCI Express USB 호스트 제어기를 포함하지만 이에 한정되는 것은 아니다.
소정 실시예와 관련하여 본 발명을 설명하였지만, 본 발명의 사상 및 범위를 벗어나지 않고 수정 및 변형이 이루어질 수 있음을 당업자는 이해할 것이다. 이러한 수정 및 변형은 본 발명과 청구범위의 범위 내에 해당하는 것으로 고려된다.

Claims (20)

  1. 이용 가능한 최저 링크 속도를 이용하여 2개의 PCI(peripheral component interconnect) 디바이스 사이의 점-대-점(point-to-point) 통신 링크를 구성하는 단계와,
    링크 에러로부터의 복원과 통상적으로 관련되는 복원 상태(a Recovery state)에 진입하는 단계와,
    링크 에러로부터의 복원과 통상적으로 관련되는 트레이닝 시퀀스(training sequences)를 송/수신하는 단계-상기 트레이닝 시퀀스는 원하는 속도 변경의 표시를 포함함-,와,
    상기 링크를 중단(drop)하지 않고 상기 2개의 디바이스 사이의 보다 고속의 링크 속도를 동적으로 협의하는(negotiate) 단계를 포함하는
    방법.
  2. 삭제
  3. 제 1 항에 있어서,
    링크 에러로부터의 복원과 통상적으로 관련되는 복원 상태에 진입하는 상기 단계는 소프트웨어에 의해 개시되는
    방법.
  4. 제 1 항에 있어서,
    링크 에러로부터의 복원과 통상적으로 관련되는 복원 상태에 진입하는 상기 단계는 하드웨어에 의해 개시되는
    방법.
  5. 제 1 항에 있어서,
    상이한 링크 폭을 동적으로 협의하는 단계를 더 포함하는
    방법.
  6. 제 1 항에 있어서,
    전력 소비를 감소시키기 위해 보다 저속의 링크 속도를 동적으로 협의하는 단계를 더 포함하는
    방법.
  7. PCI 익스프레스(Express)에 순응하는 디바이스로서,
    제 2 디바이스와의 점-대-점 링크를 구성하는 상태 머신을 포함하며,
    상기 상태 머신은 상기 디바이스의 속도 기능을 통지하는 제 1 상태와, 상기 제 2 디바이스의 속도 기능을 기록하는 제 2 상태와, 이용 가능한 최저 속도로 동작하도록 상기 점-대-점 링크를 구성하는 제 3 상태와, 링크 에러로부터 복원하도록 트레이닝 시퀀스를 송신하는 제 4 상태-상기 트레이닝 시퀀스는 상이한 링크 속도를 협의하도록 또한 채용될 수 있음-를 포함하는
    디바이스.
  8. 삭제
  9. 삭제
  10. 제 7 항에 있어서,
    상기 제 4 상태는 현재 링크 성능에 응답하여 링크 속도를 동적으로 상향 또는 하향 협의할 수 있는
    디바이스.
  11. 제 7 항에 있어서,
    상기 제 4 상태는 소프트웨어 제어 하의 명령에 응답하여 링크 속도를 동적으로 상향 또는 하향 협의할 수 있는
    디바이스.
  12. 제 7 항에 있어서,
    상기 제 4 상태는 소프트웨어 제어 하의 명령에 응답하여 링크 폭을 동적으로 상향 또는 하향 협의할 수 있는
    디바이스.
  13. 적어도 하나의 다른 집적 회로와의 점-대-점 링크를 형성하는 복수의 상호접속부를 갖는 집적 회로로서,
    상기 집적 회로는 개별 링크를 구성하는 적어도 하나의 상태와, 상기 집적 회로를 리셋하지 않고 트레이닝 시퀀스를 송신함으로써 링크 에러로부터 복원하는 적어도 하나의 상태를 갖는 상태 머신을 포함하며,
    링크 에러로부터 복원하는 상기 적어도 하나의 상태는 링크 속도 협의 기능을 포함하는
    집적 회로.
  14. 제 13 항에 있어서,
    상기 링크 속도 협의 기능은 소프트웨어 제어 하에 호출될(invoked) 수 있는
    집적 회로.
  15. 제 13 항에 있어서,
    링크 에러로부터 복원하는 적어도 하나의 상기 상태는, 복수의 상호접속부 중 몇 개가 다른 집적 회로와 통신하기 위해 사용되는지를 수정하는 링크 폭 협의 기능을 더 포함하는
    집적 회로.
  16. 제 15 항에 있어서,
    상기 링크 폭 협의 기능은 소프트웨어 제어 하에 호출될 수 있는
    집적 회로.
  17. 제 13 항에 있어서,
    상기 집적 회로는 주변 장치 상호접속부(PCI) 사양과 적어도 부분적으로 순응하는
    집적 회로.
  18. 전자 시스템으로서,
    프로세서와,
    점-대-점 링크를 지원할 수 있는 회로와 통신하는 회로 상호접속부과,
    상기 프로세서와 상기 회로 상호접속부에 결합되는 입력/출력(I/O) 제어기를 포함하되,
    상기 I/O 제어기는 상기 회로 상호접속부에 결합되는 개별 회로와의 점-대-점 링크를 구성하는 상태 머신을 포함하되, 상기 상태 머신은 상기 I/O 제어기의 속도 기능을 통지하는 제 1 상태와, 상기 개별 회로의 속도 기능을 기록하는 제 2 상태와, 이용 가능한 최저 속도로 동작하기 위해 상기 점-대-점 링크를 구성하는 제 3 상태와, 링크 에러로부터 복원하도록 트레이닝 시퀀스를 송신하는 제 4 상태-상기 트레이닝 시퀀스는 상이한 링크 속도를 협의하도록 또한 채용될 수 있음-를 포함하는
    전자 시스템.
  19. 제 18 항에 있어서,
    상기 점-대-점 링크는 주변 장치 상호접속부(PCI) 표준과 적어도 부분적으로 순응하는
    전자 시스템.
  20. 삭제
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