CN116723084A - Pcie链路故障修复方法、装置、电子设备及存储介质 - Google Patents
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Abstract
本发明提供了一种PCIE链路故障修复方法、装置、电子设备及存储介质，获取初始PCIE链路，对初始PCIE链路进行链接训练传输目标数据，并得到目标数据对应的数据状态；通过数据状态判断初始PCIE链路是否存在目标数据异常，得到存在目标数据异常的待定PCIE链路，并在待定PCIE链路存在目标数据异常的情况下，控制PCIE交换机进入等待有效数据状态；然后判断PCIE交换机是否收到有效数据，将未收到有效数据的PCIE交换机所在的待定PCIE链路确认为异常PCIE链路；最后针对于异常PCIE链路，启动恢复机制跳出等待有效数据状态并进行复位，得到复位后与异常PCIE链路相对的目标PCIE链路。
Description
技术领域
本发明涉及计算机技术领域，特别是涉及一种PCIE链路故障修复方法、一种PCIE链路故障修复装置、一种电子设备以及一种计算机可读存储介质。
背景技术
PCIE(peripheral component interconnect express)是一种高速串行计算机扩展总线标准，PCIE设备在服务器中是必不可少的组成部分，服务器的性能、计算、功能等都与PCIE设备有关，涉及服务器的计算、存储、网络等。服务器开机过程中，PCIE设备会与CPU建立连接，服务器运行过程中，PCIE要一直保持稳定的连接状态，数据才能正常传输。为了保证PCIE链路的稳定性，PCIE协议中定义了一系列的连接训练和状态机规则，还有PCIE错误报告方法。在复杂的PCIE链路中，每个设备处理PCIE数据的方式都是遵循PCIE协议，但是由于每个设备都有自己的算法和处理机制，导致设备对接时候可能出现PCIE协议中未定义的情况，或者违背PCIE协议的现象发生。特别是有PCIE信号均衡增强芯片的链路，这种情况下，不是CPU端口和终端设备直接对接，而是CPU、信号均衡增强芯片、PCIE设备等3个以上设备协商处理数据，当违背PCIE协议的现象出现时，由于处理机制的异常，信号均衡增强芯片可能出现异常状态，造成PCIE链路出现连接失败的情况。
发明内容
本发明实施例提供一种PCIE链路故障修复方法、装置、电子设备以及计算机可读存储介质，以解决因为信号均衡增强芯片的异常处理机制造成PCIE链路连接失败的问题。
本发明实施例公开了一种PCIE链路故障修复方法，应用于服务器，所述服务器包括信号均衡增强芯片、中央处理器和PCIE交换机，所述方法包括：
获取初始PCIE链路，通过对所述初始PCIE链路进行链接训练传输目标数据，并得到所述目标数据对应的数据状态，所述传输包括直接传输和间接传输；
通过所述数据状态判断所述初始PCIE链路是否存在目标数据异常，得到存在目标数据异常的待定PCIE链路，并在所述待定PCIE链路存在目标数据异常的情况下，控制所述PCIE交换机进入等待有效数据状态；
判断所述PCIE交换机是否收到有效数据，将未收到所述有效数据的PCIE交换机所在的待定PCIE链路确认为异常PCIE链路；
针对于所述异常PCIE链路，启动恢复机制跳出所述等待有效数据状态并进行复位，得到复位后与所述异常PCIE链路相对的目标PCIE链路。
可选地，所述获取初始PCIE链路，通过对所述初始PCIE链路进行链接训练传输目标数据，并得到所述目标数据对应的数据状态，包括：
控制所述初始PCIE链路按照检测、轮询、配置、链接的顺序进行链接训练，并获取所述初始PCIE链路进行链接训练后传输的目标数据对应的数据状态。
可选地，所述通过所述数据状态判断所述初始PCIE链路是否存在目标数据异常，得到存在目标数据异常的待定PCIE链路，并在所述待定PCIE链路存在目标数据异常的情况下，控制所述PCIE交换机进入等待有效数据状态，包括：
通过判断直接传输的目标数据是否处于锁定状态，将处于未锁定状态的目标数据所在的初始PCIE链路确认为存在目标数据异常的待定PCIE链路，并控制所述PCIE交换机进入等待有效数据状态；
通过判断间接传输的目标数据之间的时间差值是否在预设区间内，将时间差值不在预设区间内的目标数据所在的初始PCIE链路确认为存在目标数据异常的待定PCIE链路，并控制所述PCIE交换机进入等待有效数据状态。
可选地，所述通过判断直接传输的目标数据是否处于锁定状态，将处于未锁定状态的目标数据所在的初始PCIE链路确认为存在目标数据异常的待定PCIE链路，并控制所述PCIE交换机进入等待有效数据状态，包括：
若所述目标数据处于锁定状态，则判断所述初始PCIE链路不存在目标数据异常；
若所述目标数据处于未锁定状态，则判断所述初始PCIE链路存在目标数据异常，将存在目标数据异常的初始PCIE链路确认为待定PCIE链路，并控制所述PCIE交换机进入等待有效数据状态。
可选地，所述通过判断间接传输的目标数据之间的时间差值是否在预设区间内，将时间差值不在预设区间内的目标数据所在的初始PCIE链路确认为存在目标数据异常的待定PCIE链路，并控制所述PCIE交换机进入等待有效数据状态，包括：
若通过所述PCIE交换机传输的目标数据之间的时间差值为0，则判断所述PCIE链路不存在目标数据异常；
若通过所述PCIE交换机传输的目标数据之间的时间差值不为0，则判断所述PCIE链路存在目标数据异常，将存在数据异常的初始PCIE链路确认为待定PCIE链路，并控制所述PCIE交换机进入等待有效数据状态。
可选地，所述判断所述PCIE交换机是否收到有效数据，将未收到所述有效数据的PCIE交换机所在的待定PCIE链路确认为异常PCIE链路，包括：
针对于所述等待有效数据状态，计时24ms后获取所述PCIE交换机的状态；
若所述PCIE交换机收到有效数据，则收到所述有效数据的PCIE交换机所在的待定PCIE链路不是异常PCIE链路；
若所述PCIE交换机未收到有效数据，则将未收到所述有效数据的PCIE交换机所在的待定PCIE链路确认为异常PCIE链路。
可选地，所述若所述PCIE交换机未收到有效数据，则将未收到所述有效数据的PCIE交换机所在的待定PCIE链路确认为异常PCIE链路，包括：
针对于所述异常PCIE链路，所述中央处理器和所述未收到所述有效数据的PCIE交换机进入轮询测试状态。
本发明实施例还公开了一种PCIE链路故障修复装置，包括：
传输数据获取模块，用于获取初始PCIE链路，通过对所述初始PCIE链路进行链接训练传输目标数据，并得到所述目标数据对应的数据状态，所述传输包括直接传输和间接传输；
异常数据判断模块，用于通过所述数据状态判断所述初始PCIE链路是否存在目标数据异常，得到存在目标数据异常的待定PCIE链路，并在所述待定PCIE链路存在目标数据异常的情况下，控制所述PCIE交换机进入等待有效数据状态；
异常链路判断模块，用于判断所述PCIE交换机是否收到有效数据，将未收到所述有效数据的PCIE交换机所在的待定PCIE链路确认为异常PCIE链路；
异常链路复位模块，用于针对于所述异常PCIE链路，启动恢复机制跳出所述等待有效数据状态并进行复位，得到复位后与所述异常PCIE链路相对的目标PCIE链路。
可选地，所述传输数据获取模块具体用于：
控制所述初始PCIE链路按照检测、轮询、配置、链接的顺序进行链接训练，并获取所述初始PCIE链路进行链接训练后传输的目标数据对应的数据状态。
可选地，所述异常数据判断模块具体用于：
通过判断直接传输的目标数据是否处于锁定状态，将处于未锁定状态的目标数据所在的初始PCIE链路确认为存在目标数据异常的待定PCIE链路，并控制所述PCIE交换机进入等待有效数据状态；
通过判断间接传输的目标数据之间的时间差值是否在预设区间内，将时间差值不在预设区间内的目标数据所在的初始PCIE链路确认为存在目标数据异常的待定PCIE链路，并控制所述PCIE交换机进入等待有效数据状态。
可选地，所述异常数据判断模块具体用于：
若所述目标数据处于锁定状态，则判断所述初始PCIE链路不存在目标数据异常；
若所述目标数据处于未锁定状态，则判断所述初始PCIE链路存在目标数据异常，将存在目标数据异常的初始PCIE链路确认为待定PCIE链路，并控制所述PCIE交换机进入等待有效数据状态。
可选地，所述异常数据判断模块具体用于：
若通过所述PCIE交换机传输的目标数据之间的时间差值为0，则判断所述PCIE链路不存在目标数据异常；
若通过所述PCIE交换机传输的目标数据之间的时间差值不为0，则判断所述PCIE链路存在目标数据异常，将存在数据异常的初始PCIE链路确认为待定PCIE链路，并控制所述PCIE交换机进入等待有效数据状态。
可选地，所述异常链路判断模块具体用于：
针对于所述等待有效数据状态，计时24ms后获取所述PCIE交换机的状态；
若所述PCIE交换机收到有效数据，则收到所述有效数据的PCIE交换机所在的待定PCIE链路不是异常PCIE链路；
若所述PCIE交换机未收到有效数据，则将未收到所述有效数据的PCIE交换机所在的待定PCIE链路确认为异常PCIE链路。
可选地，所述异常链路判断模块具体用于：
针对于所述异常PCIE链路，所述中央处理器和所述未收到所述有效数据的PCIE交换机进入轮询测试状态。
本发明实施例还公开了一种电子设备，其特征在于，包括处理器、通信接口、存储器和通信总线，其中，所述处理器、所述通信接口以及所述存储器通过所述通信总线完成相互间的通信；
所述存储器，用于存放计算机程序；
所述处理器，用于执行存储器上所存放的程序时，实现本发明实施例所述的方法。
本发明实施例还公开了一种计算机可读存储介质，其上存储有指令，当由一个或多个处理器执行所述指令时，使得所述处理器执行本发明实施例所述的方法。
本发明实施例包括以下优点：
在本发明实施例中，对于PCIE链路故障修复而言，可以通过获取初始PCIE链路，对所述初始PCIE链路进行链接训练传输目标数据，并得到所述目标数据对应的数据状态；然后通过所述数据状态判断所述初始PCIE链路是否存在目标数据异常，得到存在目标数据异常的待定PCIE链路，并在所述待定PCIE链路存在目标数据异常的情况下，控制所述PCIE交换机进入等待有效数据状态；判断所述PCIE交换机是否收到有效数据，将未收到所述有效数据的PCIE交换机所在的待定PCIE链路确认为异常PCIE链路；针对于所述异常PCIE链路，启动恢复机制跳出所述等待有效数据状态并进行复位，得到复位后与所述异常PCIE链路相对的目标PCIE链路，积极主动的对PCIE故障链路进行修复，解决了违背PCIE协议的现象出现时，由于处理机制的异常，信号均衡增强芯片出现异常状态，造成PCIE链路连接失败的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例中提供的一种PCIE链路故障修复方法的步骤流程图；
图2是本发明实施例中提供的一种PCIE链路故障修复装置的结构框图；
图3是本发明实施例中提供的硬件设备的拓扑图；
图4是本发明实施例中提供的一种PCIE链路故障修复方法的执行流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
PCIE是一种高速串行计算机扩展总线标准，PCIE设备在服务器中是必不可少的组成部分，服务器的性能、计算、功能等都与PCIE设备有关，涉及服务器的计算、存储、网络等。服务器开机过程中，PCIE设备会与CPU建立连接，服务器运行过程中，PCIE要一直保持稳定的连接状态，数据才能正常传输。为了保证PCIE链路的稳定性，PCIE协议中定义了一系列的连接训练和状态机规则，还有PCIE错误报告方法。在复杂的PCIE链路中，每个设备处理PCIE数据的方式都是遵循PCIE协议，但是由于每个设备都有自己的算法和处理机制，导致设备对接时候可能出现PCIE协议中未定义的情况，或者违背PCIE协议的现象发生。特别是有PCIE信号均衡增强芯片的链路，这种情况下，不是CPU端口和终端设备直接对接，而是CPU、信号均衡增强芯片、PCIE设备等3个以上设备协商处理数据，当违背PCIE协议的现象出现时，由于处理机制的异常，信号均衡增强芯片可能出现异常状态，造成PCIE链路出现连接失败的情况。
对此，本发明提供了一种PCIE链路故障修复方法、装置、电子设备和存储介质，应用于计算机技术领域，具体为获取初始PCIE链路，对所述初始PCIE链路进行链接训练传输目标数据，并得到所述目标数据对应的数据状态；然后通过所述数据状态判断所述初始PCIE链路是否存在目标数据异常，得到存在目标数据异常的待定PCIE链路，并在所述待定PCIE链路存在目标数据异常的情况下，控制所述PCIE交换机进入等待有效数据状态；判断所述PCIE交换机是否收到有效数据，将未收到所述有效数据的PCIE交换机所在的待定PCIE链路确认为异常PCIE链路；最后针对于所述异常PCIE链路，启动恢复机制跳出所述等待有效数据状态并进行复位，得到复位后与所述异常PCIE链路相对的目标PCIE链路，积极主动的对PCIE故障链路进行修复，解决了违背PCIE协议的现象出现时，由于处理机制的异常，信号均衡增强芯片出现异常状态，造成PCIE链路连接失败的问题。
参照图1，示出了本发明实施例中提供的一种PCIE链路故障修复方法的步骤流程图，具体可以包括如下步骤：
步骤101，获取初始PCIE链路，通过对所述初始PCIE链路进行链接训练传输目标数据，并得到所述目标数据对应的数据状态，所述传输包括直接传输和间接传输；
在一种可选实施例中，控制初始PCIE链路按照检测、轮询、配置、链接的顺序进行链接训练，并获取初始PCIE链路进行链接训练后传输的目标数据对应的数据状态。
PCIE的模型结构由上到下分别是应用层，事务层，数据链路层以及物理层，这里的PCIE链路的链接训练是指通过初始化PCIE链路的物理层、端口配置信息、发送接收模块以及相关的链路的状态，理解PCIE链路对端的拓扑结构，实现PCIE链路两端的设备进行数据通信的过程，链接训练的硬件逻辑依赖物理层实现，整个过程由链接训练状态机完成，不需要其他层的参与。链接训练要达成的目标是位锁定(Bit Lock)、字符锁定(Symbol Lock)、块锁定(Block Lock)、确定链路宽度(Link Width)、通道位置翻转(Lane Reversal)、信号极性翻转(Polarity Inversion)、确定链路的数据率(Data Rate)和通道对齐(Lane-to-Lane De-skew)。其中，位锁定是指由于PCIE总线在进行数据传递时需要使用时钟进行同步，但是PCIE链路中并没有提供这个时钟信号，因此进行链接训练时接收端需要从发送端的数据报文中提取接收时钟；字符锁定是指在链接训练过程中，PCIE链路首先要确定COM字符，它标志着链接训练开始或者重新训练的开始；链路宽度是指一条PCIE总线提供的链路带宽包括x1，x2，x4，x8，但是这个总线上的所挂接的设备并不完全使用这些链路，例如一个x4的设备可能会接到x8的链路上，这时在链接训练时就必须通知对方实际的链路状态；通道反转是指PCIE链路两端的设备所使用的串行通道可以错序进行连接；链路数据率是指最初链路的链接训练和初始化都是基于2.5G T/S也就是GEN1的速度的，如果链路两端都支持更高的速度则会自动重新训练到更高的速度；通道对齐是指链路上的串行通道可能会不是同时到达的，有的可能早到有的可能晚到，链路就需要进行调整和补偿。
PCIE进行链接训练时要发送一些特殊的字符序列，这些序列也被称为物理层报文(PLP)。这些字符序列主要有：TS1和TS2序列，其中TS1(training sequence 1)序列主要用于检测PCIE链路的配置信息，TS2(training sequence 2)序列用来确认TS1序列的检测结果；Idle序列，用于当发送端进入Electrical Idle之前要向对端发送EIOS序列，处于Idle状态时PCIE链路所使用的功耗最低；FTS(Fast training sequence)序列，该序列由1个COM字符加上3个FTS字符组成，主要目的是使接收逻辑重新获得字节锁或字符锁；SKIP序列，该序列由1个COM加上3个SKP字符组成，用于时钟补偿。
链接训练状态机包括11个状态：Detect，Polling，Configuration，Recovery，L0，L0s，L1，L2，Hot Reset，Loopback，Disable。这11个状态还可以分为5个大类：链路训练状态(Training States)、重训练状态(Re-Training State)、软件驱动功耗管理状态(PowerMgt States)、活动状态功耗管理状态(ASPM States)和其他状态(Other States)。
其中，链路训练状态转换流程依次是：Detect->Polling->Configuration->L0，Detect是物理层的初始状态，仅在Gen1 2.5GT/s速率下使用，或是从数据链路层转换而来，或是在reset之后，或者从其他状态(例如Disable，Polling，Configuration，Recovery等)转换，Detect状态是PCIE链接训练的开端，由于在这个状态时，发送端TX需要检测接收端RX是否存在且可以正常工作，如果检测正常，才能进入其他状态，所以Detect能够执行检测工作，Detect状态主要包含了两个子状态：Detect-Quiet和Detect-Active。
Polling状态的目的是“对暗号”，从而实现无障碍沟通，进入这个状态后，TX和RX之间通过发送TS1、TS2、OS序列来确定字节锁、字符锁以及解决通道极性反转的问题，字节锁是指在字节传输过程中RX PLL锁定TX Clock频率，字符锁是指RX端串并转化器区别一个有效的10-bit字符。Polling状态主要包含了三个子状态：Polling-Active、Polling-Configuration和Polling-Compliance，Polling-Active是链路从Detect退出后进入的状态，在这个状态下，因为接收端需要通过接收到的TS1序列来实现字节锁或字符锁，发送端需要在所有通道至少发送1024个TS1序列。由于发送端和接收端不是同时退出Detect状态，所以TS1序列交流可能不会同步，此时，链路出于Gen1(2.5GT/s)，Symbol time＝4ns(10b/2.5Gb/s)，需要发送1024个TS1序列(16symbols)至少需要64us(1024*16*4ns)；Polling-Configuration是指当发送端TX发送完至少1024个TS1且接收端RX连续收到8个TS1或者TS2的情况下，TS1和TS2中的Link/Lane区域由PAD填充，当发送端停止发送TS1序列，改为发送TS2序列时，Link/Lane区域仍然由PAD填充，这个过程也会完成极性反转的问题，为进入下一个状态做准备；Polling-Compliance是通过发送不同的模型来测试发送端以及设备连接是否符合要求。
Configuration状态的工作内容是通过发送TS1、TS2来确定通道数字，确认没有异常之后，就准备进入下一个状态。
L0是PCIE链路可以正常工作的电源状态，当进入这个状态时，PCIE链路就正常工作了，此状态可以传输TLP，DLLP等报文；L0s/L1/L2这三个状态是低功耗电源管理状态。
当PCIE链路需要重新训练时，进入Recovery状态，Recovery状态包括：PCIE链路信号发现数据异常，需要调整字节锁和字符锁；从L0s或者L1低功耗电源状态退出；第一次进入L0状态时速率是2.5GT/s，但需要将速率调整5.0GT/s或者8.0GT/s时。
Hot Reset是当某个PCIE设备发生错误时，需要通过软件的方式对设备进行复位，具体通过设置寄存器中的Secondary Bus Reset来触发Hot Reset，当Hot Reset触发之后，链接训练状态机会进入Recovery和Hot Reset状态，之后会到Detect状态，PCIE链路开始重新训练。
步骤102，通过所述数据状态判断所述初始PCIE链路是否存在目标数据异常，得到存在目标数据异常的待定PCIE链路，并在所述待定PCIE链路存在目标数据异常的情况下，控制所述PCIE交换机进入等待有效数据状态；
在一种可选实施例中，通过判断直接传输的目标数据是否处于锁定状态，将处于未锁定状态的目标数据所在的初始PCIE链路确认为存在目标数据异常的待定PCIE链路，并控制PCIE交换机进入等待有效数据状态；
具体地，若目标数据处于锁定状态，则判断初始PCIE链路不存在目标数据异常；若目标数据处于未锁定状态，则判断初始PCIE链路存在目标数据异常，将存在目标数据异常的初始PCIE链路确认为待定PCIE链路，并控制PCIE交换机进入等待有效数据状态。
在一种可选实施例中，通过判断间接传输的目标数据之间的时间差值是否在预设区间内，将时间差值不在预设区间内的目标数据所在的初始PCIE链路确认为存在目标数据异常的待定PCIE链路，并控制PCIE交换机进入等待有效数据状态。
具体地，若通过PCIE交换机传输的目标数据之间的时间差值为0，则判断PCIE链路不存在目标数据异常；若通过PCIE交换机传输的目标数据之间的时间差值不为0，则判断PCIE链路存在目标数据异常，将存在数据异常的初始PCIE链路确认为待定PCIE链路，并控制PCIE交换机进入等待有效数据状态。
PCIE链路在L0状态时进行正常的数据传输，当数据传输的过程中出现数据传输错误时，执行Recovery功能，发出降速指令或降带宽指令，信号均衡增强芯片在收到Recovery指令后，执行相应的指令，此时若信号均衡增强芯片的某条串行通道先收到了Recovery指令和空闲电信号，经过一段毫秒级的时间后，其余串行通道收到了Recovery指令和空闲电信号，即串行通道之间的Recovery指令和空闲电信号存在时间差值，确认PCIE链路传输的数据存在异常；或PCIE链路上传输的数据处于未锁定的状态，也可确认PCIE链路传输的数据存在异常，此时信号均衡增强芯片进入等待有效数据状态。
步骤103，判断所述PCIE交换机是否收到有效数据，将未收到所述有效数据的PCIE交换机所在的待定PCIE链路确认为异常PCIE链路；
在一种可选实施例中，针对于等待有效数据状态，计时24ms后获取PCIE交换机的状态；若PCIE交换机收到有效数据，则收到有效数据的PCIE交换机所在的待定PCIE链路不是异常PCIE链路；若PCIE交换机未收到有效数据，则将未收到有效数据的PCIE交换机所在的待定PCIE链路确认为异常PCIE链路。
针对于异常PCIE链路，中央处理器和未收到有效数据的PCIE交换机进入轮询测试状态。
信号均衡增强芯片进入等待有效数据状态后，时钟计时24ms，若24ms后信号均衡增强芯片仍未接收到有效数据，则判定该PCIE链路为异常链路。
步骤104，针对于所述异常PCIE链路，启动恢复机制跳出所述等待有效数据状态并进行复位，得到复位后与所述异常PCIE链路相对的目标PCIE链路。
当确认异常PCIE链路之后，信号均衡增强芯片启动恢复机制，自动跳出等待有效数据状态，并将此次异常记录在信号增强芯片的日志中，在此之后信号均衡增强芯片对自身进行复位，发起Detect驱动信号均衡增强芯片两端链接的CPU和PCIE设备重启链接训练过程，使CPU重新识别PCIE设备并建立链接，恢复PCIE链路的正常传输，即复位使PCIE链路回到L0状态。
需要说明的是，对于方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明实施例并不受所描述的动作顺序的限制，因为依据本发明实施例，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作并不一定是本发明实施例所必须的。
参照图2，示出了本发明实施例中提供的一种PCIE链路故障修复装置的结构框图，具体可以包括如下模块：
传输数据获取模块201，用于获取初始PCIE链路，通过对所述初始PCIE链路进行链接训练传输目标数据，并得到所述目标数据对应的数据状态，所述传输包括直接传输和间接传输；
异常数据判断模块202，用于通过所述数据状态判断所述初始PCIE链路是否存在目标数据异常，得到存在目标数据异常的待定PCIE链路，并在所述待定PCIE链路存在目标数据异常的情况下，控制所述PCIE交换机进入等待有效数据状态；
异常链路判断模块203，用于判断所述PCIE交换机是否收到有效数据，将未收到所述有效数据的PCIE交换机所在的待定PCIE链路确认为异常PCIE链路；
异常链路复位模块204，用于针对于所述异常PCIE链路，启动恢复机制跳出所述等待有效数据状态并进行复位，得到复位后与所述异常PCIE链路相对的目标PCIE链路。
在一种可选实施例中，所述传输数据获取模块201具体用于：
控制初始PCIE链路按照检测、轮询、配置、链接的顺序进行链接训练，并获取初始PCIE链路进行链接训练后传输的目标数据对应的数据状态。
在一种可选实施例中，所述异常数据判断模块202具体用于：
通过判断直接传输的目标数据是否处于锁定状态，将处于未锁定状态的目标数据所在的初始PCIE链路确认为存在目标数据异常的待定PCIE链路，并控制PCIE交换机进入等待有效数据状态；
通过判断间接传输的目标数据之间的时间差值是否在预设区间内，将时间差值不在预设区间内的目标数据所在的初始PCIE链路确认为存在目标数据异常的待定PCIE链路，并控制PCIE交换机进入等待有效数据状态。
在一种可选实施例中，所述异常数据判断模块202具体用于：
若目标数据处于锁定状态，则判断初始PCIE链路不存在目标数据异常；
若目标数据处于未锁定状态，则判断初始PCIE链路存在目标数据异常，将存在目标数据异常的初始PCIE链路确认为待定PCIE链路，并控制PCIE交换机进入等待有效数据状态。
在一种可选实施例中，所述异常数据判断模块202具体用于：
若通过PCIE交换机传输的目标数据之间的时间差值为0，则判断PCIE链路不存在目标数据异常；
若通过PCIE交换机传输的目标数据之间的时间差值不为0，则判断PCIE链路存在目标数据异常，将存在数据异常的初始PCIE链路确认为待定PCIE链路，并控制PCIE交换机进入等待有效数据状态。
在一种可选实施例中，所述异常链路判断模块203具体用于：
针对于等待有效数据状态，计时24ms后获取PCIE交换机的状态；
若PCIE交换机收到有效数据，则收到有效数据的PCIE交换机所在的待定PCIE链路不是异常PCIE链路；
若PCIE交换机未收到有效数据，则将未收到有效数据的PCIE交换机所在的待定PCIE链路确认为异常PCIE链路。
在一种可选实施例中，所述异常链路判断模块203具体用于：
针对于异常PCIE链路，中央处理器和未收到所述有效数据的PCIE交换机进入轮询测试状态。
在一种可选实施例中，所述异常链路复位模块204具体用于：
在确认异常PCIE链路之后，信号均衡增强芯片启动恢复机制，自动跳出等待有效数据状态，并将此次异常记录在信号增强芯片的日志中，在此之后信号均衡增强芯片对自身进行复位，发起Detect驱动信号均衡增强芯片两端链接的CPU和PCIE设备重启链接训练过程，使CPU重新识别PCIE设备并建立链接，恢复PCIE链路的正常传输，即复位使PCIE链路回到L0状态。
对于装置实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
另外，本发明实施例还提供了一种电子设备，包括：处理器，存储器，存储在存储器上并可在处理器上运行的计算机程序，该计算机程序被处理器执行时实现上述PCIE链路故障修复方法实施例的各个过程，且能达到相同的技术效果，为避免重复，这里不再赘述。
本发明实施例还提供了一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现上述PCIE链路故障修复方法实施例的各个过程，且能达到相同的技术效果，为避免重复，这里不再赘述。其中，所述的计算机可读存储介质，如只读存储器(Read-Only Memory，简称ROM)、随机存取存储器(Random AccessMemory，简称RAM)、磁碟或者光盘等。
图3为实现本发明实施例中提供的硬件设备的拓扑图。
本发明提供的硬件设备包括但不限于：中央处理器301、信号均衡增强芯片302、PCIE交换机303、网卡304、图像处理器305-1和305-2。
应理解的是，本发明实施例中，中央处理器(CPU)301可用于解释计算机指令以及处理计算机软件中的数据，具体的，控制程序中指令的执行顺序，根据指令的功能，产生相应的操作控制信号，发给相应的部件，从而控制这些部件按指令的要求进行动作，最后对数据进行算术运算和逻辑运算，或进行其他的信息处理，将数据传输给信号均衡增强芯片302处理；另外，对各种操作实施时间上的定时。通常，信号均衡增强芯片两端连接至少一个中央处理器和至少一个PCIE交换机。
PCIE交换机303支持1个上游端口(连接主机或者RC)，(2-n)个下游端口(扩展口)，它需要鉴定从上游过来的数据包括以下情况：该数据是否是传给自己的数据，如果是便接收；该数据是否是自己下游端口的数据，如果是便转发，如果都不是，便拒绝；从下游端口传给RC的数据，PCIE交换机也会检查并转发。
网卡304是一种具有PCIE接口的网卡，在主板级连接中用作扩展端口。具体来说，基于PCIE的扩展卡能插入中央处理器301和PCIE交换机303等设备主板中的PCIE插槽。PCIE网卡304可以通过PCIE交换机303实现一系列点对点连接来控制数据流向，PCIE网卡插好之后，插槽和网卡之间将形成逻辑连接，以便互相通信，这种逻辑连接称为链路，它支持两个PCIE端口之间的点对点通信通道，并允许它们发送和接收普通的请求或中断。PCIE插槽有至少一个通道，例如在x2链路中，每条通道包含两对不同的数据传输组，一对用于传输数据，另一对用于接收数据。因此，每条通道包含了四根电线或信号线路组成。
图形处理器(305-1、305-2)的线路板一般是6层或4层PCB线路板。图形处理器(305-1、305-2)的所有元器件都集成在它的线路板上，线路板影响着图形处理器(305-1、305-2)的质量，图形处理器(305-1、305-2)线路板上面有散热片和风扇。作为处理数据的核心，图形处理器(305-1、305-2)大多采用单芯片设计，而专业的图形处理器(305-1、305-2)也有采用多个图形处理器芯片的。图形处理器(305-1、305-2)线路板上的另一个重要芯片是数/模转换器(RAMDAC)。它的作用是将显存中的数字信号转换成显示器能够识别的模拟信号，速度以MHz为单位，速度越快，图像越稳定，它决定了图形处理器(305-1、305-2)能支持的最高刷新频率。图形处理器(305-1、305-2)的数据是存放在显存内的，显存是用来存储等待处理的图形数据信息的。显存容量决定了图形处理器(305-1、305-2)支持的分辨率、色深。分辨率越高，显示的像素点越多，所需显存容量越大。
图4是本发明实施例中提供的一种PCIE链路故障修复方法的执行流程图，具体操作如下：
步骤401，服务器开机，获取初始PCIE链路，对初始PCIE链路进行链接训练使信号增强芯片两端的CPU和PCIE设备达到L0状态，传输目标数据，并得到目标数据对应的数据状态。
步骤402，通过数据状态判断初始PCIE链路是否存在目标数据异常，若目标数据处于锁定状态，则判断初始PCIE链路不存在目标数据异常；若目标数据处于未锁定状态，则判断初始PCIE链路存在目标数据异常，将存在目标数据异常的初始PCIE链路确认为待定PCIE链路，并控制PCIE交换机进入等待有效数据状态得到存在目标数据异常的待定PCIE链路，并在待定PCIE链路存在目标数据异常的情况下，控制PCIE交换机进入等待有效数据状态。若通过PCIE交换机传输的目标数据之间的时间差值为0，则判断PCIE链路不存在目标数据异常；若通过PCIE交换机传输的目标数据之间的时间差值不为0，则判断PCIE链路存在目标数据异常，将存在数据异常的初始PCIE链路确认为待定PCIE链路，并控制PCIE交换机进入等待有效数据状态。
步骤403，针对于等待有效数据状态，计时24ms后获取PCIE交换机的状态，若PCIE交换机收到有效数据，则收到有效数据的PCIE交换机所在的待定PCIE链路不是异常PCIE链路，按PCIE协议正常处理目标数据(执行403-1)；若PCIE交换机未收到有效数据，则将未收到有效数据的PCIE交换机所在的待定PCIE链路确认为异常PCIE链路(执行403-2)。
步骤404和步骤405，针对于异常PCIE链路，启动恢复机制跳出等待有效数据状态并进行复位。
步骤406，复位后重新进行PCIE链路链接训练，使信号均衡增强芯片两端设备的PCIE链路链接到L0状态，从而PCIE的故障已经完成修复，可以正常传输和处理数据。
步骤407，PCIE链路持续稳定在L0状态进行数据的传输。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端(可以是手机，计算机，服务器，空调器，或者网络设备等)执行本发明各个实施例所述的方法。
上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本发明的保护之内。
本领域普通技术人员可以意识到，结合本发明实施例中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。
Claims (10)
1.一种PCIE链路故障修复方法，其特征在于，应用于服务器，所述服务器包括信号均衡增强芯片、中央处理器和PCIE交换机，所述方法包括：
获取初始PCIE链路，通过对所述初始PCIE链路进行链接训练传输目标数据，并得到所述目标数据对应的数据状态，所述传输包括直接传输和间接传输；
通过所述数据状态判断所述初始PCIE链路是否存在目标数据异常，得到存在目标数据异常的待定PCIE链路，并在所述待定PCIE链路存在目标数据异常的情况下，控制所述PCIE交换机进入等待有效数据状态；
判断所述PCIE交换机是否收到有效数据，将未收到所述有效数据的PCIE交换机所在的待定PCIE链路确认为异常PCIE链路；
针对于所述异常PCIE链路，启动恢复机制跳出所述等待有效数据状态并进行复位，得到复位后与所述异常PCIE链路相对的目标PCIE链路。
2.根据权利要求1所述的方法，其特征在于，所述获取初始PCIE链路，通过对所述初始PCIE链路进行链接训练传输目标数据，并得到所述目标数据对应的数据状态，包括：
控制所述初始PCIE链路按照检测、轮询、配置、链接的顺序进行链接训练，并获取所述初始PCIE链路进行链接训练后传输的目标数据对应的数据状态。
3.根据权利要求1所述的方法，其特征在于，所述通过所述数据状态判断所述初始PCIE链路是否存在目标数据异常，得到存在目标数据异常的待定PCIE链路，并在所述待定PCIE链路存在目标数据异常的情况下，控制所述PCIE交换机进入等待有效数据状态，包括：
通过判断直接传输的目标数据是否处于锁定状态，将处于未锁定状态的目标数据所在的初始PCIE链路确认为存在目标数据异常的待定PCIE链路，并控制所述PCIE交换机进入等待有效数据状态；
通过判断间接传输的目标数据之间的时间差值是否在预设区间内，将时间差值不在预设区间内的目标数据所在的初始PCIE链路确认为存在目标数据异常的待定PCIE链路，并控制所述PCIE交换机进入等待有效数据状态。
4.根据权利要求3所述的方法，其特征在于，所述通过判断直接传输的目标数据是否处于锁定状态，将处于未锁定状态的目标数据所在的初始PCIE链路确认为存在目标数据异常的待定PCIE链路，并控制所述PCIE交换机进入等待有效数据状态，包括：
若所述目标数据处于锁定状态，则判断所述初始PCIE链路不存在目标数据异常；
若所述目标数据处于未锁定状态，则判断所述初始PCIE链路存在目标数据异常，将存在目标数据异常的初始PCIE链路确认为待定PCIE链路，并控制所述PCIE交换机进入等待有效数据状态。
5.根据权利要求3所述的方法，其特征在于，所述通过判断间接传输的目标数据之间的时间差值是否在预设区间内，将时间差值不在预设区间内的目标数据所在的初始PCIE链路确认为存在目标数据异常的待定PCIE链路，并控制所述PCIE交换机进入等待有效数据状态，包括：
若通过所述PCIE交换机传输的目标数据之间的时间差值为0，则判断所述PCIE链路不存在目标数据异常；
若通过所述PCIE交换机传输的目标数据之间的时间差值不为0，则判断所述PCIE链路存在目标数据异常，将存在数据异常的初始PCIE链路确认为待定PCIE链路，并控制所述PCIE交换机进入等待有效数据状态。
6.根据权利要求1所述的方法，其特征在于，所述判断所述PCIE交换机是否收到有效数据，将未收到所述有效数据的PCIE交换机所在的待定PCIE链路确认为异常PCIE链路，包括：
针对于所述等待有效数据状态，计时24ms后获取所述PCIE交换机的状态；
若所述PCIE交换机收到有效数据，则收到所述有效数据的PCIE交换机所在的待定PCIE链路不是异常PCIE链路；
若所述PCIE交换机未收到有效数据，则将未收到所述有效数据的PCIE交换机所在的待定PCIE链路确认为异常PCIE链路。
7.根据权利要求6所述的方法，其特征在于，所述若所述PCIE交换机未收到有效数据，则将未收到所述有效数据的PCIE交换机所在的待定PCIE链路确认为异常PCIE链路，包括：
针对于所述异常PCIE链路，所述中央处理器和所述未收到所述有效数据的PCIE交换机进入轮询测试状态。
8.一种PCIE链路故障修复装置，其特征在于，包括：
传输数据获取模块，用于获取初始PCIE链路，通过对所述初始PCIE链路进行链接训练传输目标数据，并得到所述目标数据对应的数据状态，所述传输包括直接传输和间接传输；
异常数据判断模块，用于通过所述数据状态判断所述初始PCIE链路是否存在目标数据异常，得到存在目标数据异常的待定PCIE链路，并在所述待定PCIE链路存在目标数据异常的情况下，控制所述PCIE交换机进入等待有效数据状态；
异常链路判断模块，用于判断所述PCIE交换机是否收到有效数据，将未收到所述有效数据的PCIE交换机所在的待定PCIE链路确认为异常PCIE链路；
异常链路复位模块，用于针对于所述异常PCIE链路，启动恢复机制跳出所述等待有效数据状态并进行复位，得到复位后与所述异常PCIE链路相对的目标PCIE链路。
9.一种电子设备，其特征在于，包括处理器、通信接口、存储器和通信总线，其中，所述处理器、所述通信接口以及所述存储器通过所述通信总线完成相互间的通信；
所述存储器，用于存放计算机程序；
所述处理器，用于执行存储器上所存放的程序时，实现权利要求1-7任一项所述的方法。
10.一种计算机可读存储介质，其上存储有指令，当由一个或多个处理器执行所述指令时，使得所述处理器执行权利要求1-7任一项所述的方法。
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