JP4624149B2 - 集積回路 - Google Patents

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    • G06F13/4265Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus

Description

この発明は、集積回路の分野に関する。より詳しくは、この発明は、集積回路内の、独立して制御可能な回路ドメイン間の通信トランザクション制御に関する。
集積回路は複雑性が増加し、この様な回路を多数の独立して制御可能なドメインに分割することがより一般的になった。これらのドメインは、これらが独立した電力制御、独立したクロッキング(非同期及び/又は異なる速度)、独立したリセット又は上述の組み合わせ、又は他の制御パラメタに従うと言う意味において独立して制御可能である。それぞれのドメインは、例えば、DSP回路、汎用CPU、周辺インタフェース回路等の様な回路素子を含み、これらは、状況により異なるクロッキング速度又は独立したリセット信号に従って、使用していない時は選択的に電力停止出来る。この様な異なるドメインは、この独立した制御に従う一方、これらはまた通信トランザクションによりまた所定のトランザクションプロトコルに従い相互に通信することが要求される。もしそれらの異なる回路素子が、設計再使用及び相互動作可能性を促進するように、それらのトランザクションプロトコルを標準化するならば都合が良い。この様なトランザクションプロトコルの例は、ARMリミテッド、ケンブリッジ、イングランドにより創作されたAHBプロトコルの様なものがある。この様なトランザクションプロトコルは、典型的に所定の信号シーケンスの発生が要求されまたトランザクションが完了するまで各当事者によるレスポンスの受信が要求される。もし1つあるいはそれ以上のこれらの信号が何かにより欠落すると、その時はトランザクションプロトコルは基準に適合せず、誤動作が起こり、例えば厳しい場合には、不完全なトランザクションによって、通信バス全体が、停止するかも知れない。
この問題を処理する1つの方法は、トランザクションに関与している各回路が、何か他の影響により中断される前に開始したあらゆるトランザクションを完全に完了させることである。一例として、ある回路素子は、それがその処理中のトランザクションの全部を完了するまで電力停止又はリセットを延期されるかも知れない。しかしこの要求は、非常に不利な複雑性及び/又は不特定の期間に亘り必要なリセットを不注意に延期するような、他の性能の問題を持ち込むことがあり得る。
1つの局面からみて、本発明は集積回路を提供し、これは、
第1の通信回路を含む第1のドメインと、
トランザクションプロトコルに従った通信トランザクションを使用してトランザクションインタフェースを経由して前記第1の通信回路と通信するように動作可能な第2の通信回路を含む第2のドメインと、
前記第1の通信回路のトランザクションレベル通信状態を示す状態間を移動するように動作可能な第1の状態マシンと、
前記第2の通信回路のトランザクションレベル通信状態を示す状態間を移動するため動作可能な第2の状態マシンと、から成り、前記第1のドメイン及び前記第2のドメインは、別個に制御可能であり、その結果少なくとも前記第2の通信回路は、前記トランザクションインタフェースを経由して通信することが出来ない状態へ独立して移動することが出来、また
前記第1の状態マシンの状態間の移動は、前記第2の状態マシンの現在の状態により少なくとも部分的に制御され、前記第2の通信回路が、前記トランザクションインタフェースを経由し、部分路として前記第1の通信回路と前記第2の通信回路の間の処理中の通信トランザクションを通り通信出来ない状態へ変化したときは、前記第1の状態マシンは状態間の関連した移動を行い、また前記第1の通信回路は、所定のデフォルト動作に従いまた前記トランザクションプロトコルに従った方法で前記処理中の通信トランザクションの処理を継続する。
本技術は、通信トランザクションインタフェースの各側上のそれぞれの回路のための状態マシンを提供し、これらの状態マシンは、これらが状態の間を移動する方法で他の回路の通信状態に応じる。これらの状態マシンは、トランザクションレベル状態マシンと考えることが出来、これらは、そのトランザクションに対する他方の当事者をモニタするため動作するように構成され、またそのトランザクションに対する他方の当事者が通信不能になった時、所定のデフォルトの動作によりトランザクションを強制的に完了させる。この方法で、異なるドメインの独立した制御が過度の制限無しに保持することが出来、それでいて処理中のトランザクションに対する良好に定義された、完全な動作が保証される。
幾つかの集積回路実施例において、トランザクションに対する一人だけの当事者が応答なしになりそうなことがあるかも知れない。しかし、好ましいシステムにおいては、行動はより対称的であり、何れかの当事者は他方の当事者が応答なしになるのを処理することが出来、又はさもなければ通信することが出来ない。
前に述べたように、異なるドメインは広範な方法で独立して制御可能であり、このことはそれらのドメインを通信しなくするかも知れない。処理することが望ましい特に共通の状況は、独立したリセット、独立した電力停止及び独立したクロッキングから生じるものである。
所定のデフォルトの動作は広範な異なる形態をとり得る。特に好ましい形態は、トランザクション誤り応答を返すこと、レスポンスを返さないこと及び/又は所定のデフォルト応答を返すことである。問題のトランザクションインタフェースを横切る関係するトランザクションの性質に起因してこれらデフォルトの動作の異なるものが使用される。
多くの共通トランザクションシナリオにおいて、トランザクションインタフェースを横切る処理中通信トランザクションの通過に関して1つの回路がトランザクション主回路(マスタ)でありまた1つの回路がトランザクション従回路(スレーブ)であろう。この面において、第1の通信回路として動作し、また第1の状態マシンを含むトランザクション主回路を備え、これは保持状態を持ち、その保持状態へ、第2の状態マシンが第2の通信回路がビジー状態にあるか又は通信不能にあるかを示す状態の中へ移動するのに応じて、移動し、またその保持状態から、第2の状態マシンが、第2の通信回路が更なる通信トランザクションを受信するためレデイにあるか又は通信不能にあるか示す状態へ移動するのに応じて移動が行なわれる。
好ましい実施例においてトランザクション主回路として動作する第1の状態マシンは、第2の通信回路がレデイ状態にありかつ通信トランザクションが始まるとレデイ状態からビジー状態へ移動する。
第2の通信回路がトランザクション従回路である実施例において、前記第2の状態マシンは好ましくは、第1の状態マシンがビジー状態へ移動する時、レデイ状態からビジー状態へ移動する。
これに続いて、第2の状態マシンは好ましくは、第1の状態マシンが保持状態にあるか又は通信不能にありかつ未解決のトランザクションが第2の通信回路により完了した時、ビジー状態からレデイ状態へ移動する。
第1の状態マシンと第2の状態マシンとの間の通信の頑健性を増すためこの通信はそれらの間のそれぞれの状態情報を通過させるためワン ホット エンコーデット(one hot encoded)信号を使用し、ワン ホット エンコーデットに一致しない信号は無視される。
本技術は、ドメインの1つがデバック回路ドメインである実施例において特に有益である。デバック回路ドメインは、しばしば集積回路全体に関して独立して制御されるべきであるとの要求があり、またもしデバック回路を含むトランザクションが、デバックと無関係の通常の動作と干渉できるならば分散的になり得る。
第1の状態マシン及び第2の状態マシンは、何れか又は両方が、それらのそれぞれの回路の全般的通信を制御する、より大きな状態マシンの一部になり得ることは理解されるであろう。
別の局面からみて、本発明は、第1の通信回路を含む第1のドメインと第2の通信回路を含む第2のドメインを持つ集積回路を動作させる方法を提供し、前記方法は、
前記第1の通信回路と前記第2の通信回路との間でトランザクションインタフェースを経由し、トランザクションプロトコルに従い通信し、
第1の状態マシンを、前記第1の通信回路のトランザクションレベル通信状態を示す状態間で移動させ、また
第2の状態マシンを、前記第2の通信回路のトランザクションレベル通信状態を示す状態間で移動させる、それぞれのステップから成り、
前記第1のドメインと前記第2のドメインは別個に制御可能でありその結果少なくとも前記第2の通信回路は、前記トランザクションインタフェースを経由して通信出来ない状態へ独立して移動出来、また
前記第1の状態マシンの状態間の移動は、前記第2の状態マシンの現在の状態により少なくとも部分的に制御され、前記第2の通信回路が、前記トランザクションインタフェース部分通路を経由し、前記第1の通信回路と前記第2の通信回路との間の処理中の通信トランザクションを通る部分通路で通信出来ない状態へ変化したときは前記第1の状態マシンが状態間の関連した移動を行い、また前記第1の通信回路は、所定のデフォルト動作に従い、前記トランザクションプロトコルに一致する方法で前記処理中の通信トランザクションを継続する。
図1は、デバッグ回路4、CPU6、DSP8、キャッシュメモリ10、ランダムアクセスメモリ12、及び電力制御装置14を含む多数の回路ドメインから成る集積回路2を概略的に示す。それぞれのドメインにおけるこれらの異なる回路素子は、独立の制御に従い、例えば、デバッグドメイン4及びCPU6は、示される様にそれぞれの独立したリセット信号を有する。電力制御装置14もまた独立して異なる回路素子6、8、10、12の電力増加又は電力停止並びにこれら異なるドメインに対するクロックの完全な停止を含む、クロック速度の変更をするため動作する。リセットもまた14から制御できる。
図1における双方向矢印により示す様に、デバッグ回路4は、それぞれのドメインにおける種々の他の回路素子と固定したトランザクションプロトコル、例えば、AHBプロトコルに適合する通信トランザクションを経由して通信する。デバッグ回路4のために生じるトランザクション通信が経由するバスインフラストラクチャは、通信インフラストラクチャの正常の動作と共用され、従ってデバッグ回路4を含む未完成トランザクションについての問題は、正常の動作を不調にさせるかもしれない方法でインフラストラクチャと干渉しないことが重要である。
図2は、第1のドメインAと第2のドメインBとの間を通過する通信トランザクションを制御するための通信制御状態マシン16、18を概略的に示す。このトランザクションは種々のトランザクションプロトコルを使用することが出来る。この様なトランザクションプロトコルは、典型的に何れの方向にも所定のシーケンスの信号、例えば、アドレス、データ、レスポンス、誤り及び他の信号が交換されることを要求する。これらの所定のプロトコルに従い通信されるべきトランザクションにおける制御と同様に、状態マシン16、18はまたトランザクションレベル状態マシン20、22を含み、これらは他方の当事者が通信することを継続し処理中のトランザクションを完了する能力をモニタするように働く。ワン ホット エンコーデット(1つのホット符号化された)状態信号がこれらのトランザクションレベル状態マシン20、22の間で交換され、その結果これらは相互の状態に応答することが出来、また処理中のトランザクションを完了することの出来ない他方の当事者に適切に応答するためそれら自身のそれぞれのより高いレベル状態マシン16、18を制御出来る。他方の当事者が未解決のトランザクションを完了することが出来ない時の適切なデフォルト動作の例は、誤りレスポンスを返すこと、所定のデフォルトのレスポンスを返すことを含む。行なわれているトランザクションの性質、又は関係する回路に依存して、これらの如何なる選択をもトリガすることが出来、又は代わりに異なるデフォルト動作を使用しても良い。
図3は、例示的実施例において図2のトランザクションレベル状態マシン20、22により採用される種々の状態を概略的に示す。図2のトランザクションインタフェースを横切り通過する通信トランザクションの面におけるドメインAのための状態マシンは、トランザクションを始めるマスタであると考えることが出来る。分かるように、状態マシン20、22の両方は初期化された状態にリセットされる。ドメインAに対して、状態マシン20は、ドメインBに対する状態マシン22が、初期化されるか又はそのレディ状態に入るまではこの状態に残る。ドメインBに対する状態マシン22は、ドメインAに対する状態マシン22がそのレディ状態に入るまで初期化された状態を維持する。
ドメインAのための状態マシン20は、ドメインBのための状態マシン22がそのレディ状態にありかつトランザクション要求が、図2に示す様に問題のトランザクションインタフェースを横切りドメインBへ渡されるためドメインA内において始められたことが検出されると、そのレディ状態からビジー状態へ移動する。ドメインAのための状態マシン20は、次には、ドメインBのための状態マシン22がそのビジー状態か又はその初期化された状態に入るまではこのビジー状態を維持し、その時にドメインAのための状態マシン20は、その保持状態へ通過する。もし保持状態への移動が、ドメインBのための状態マシン22が初期化された状態への移動の結果であれば、それならこのことは、ドメインBは処理中のトランザクションを完了できないであろうことを示し、従ってデフォルトのレスポンスがトリガされる(図における「#」により示される様に)。これらのデフォルト動作は前に述べた通りである。
ドメインAは、その状態マシン20を保持状態を維持するが、ドメインBは、ドメインBがレディ状態に移動するか又は初期化されるまではビジーである。もしドメインBの初期化が起こると、そのときは、再びこれが処理中のトランザクションの未完了を示しそしてデフォルト動作がトリガされる。
ドメインBのための状態マシンの行動は僅かに異なり/より簡単である。その初期化された状態を通過してしまうと、ドメインBのための状態マシン22は、ドメインAのための状態マシン20がビジーになるまでレディ状態を維持する。この時においてドメインBのための状態マシン22は、ビジー状態へ移動し、そしてドメインAのための状態マシン20がその初期化された状態にあるか又はその保持状態にあり、そして処理中のトランザクションは完了しているとして検出されるまでそこに残る。ドメインBのための状態マシン22はそこでレディ状態に戻る。このビジー状態に残り、そしてドメインAのための状態マシン20が初期化されたことを示すかどうかに拘らずトランザクションが完了するまで待つ行動は、ドメインBが、ドメインAが今やそのトランザクションの部分を完了することが出来ないという事実に拘らず、その意図したトランザクション行動を完了させることができる。
図4は、トランザクションレベル状態マシン状態を、図2に示すトランザクションレベル状態マシン20、22の間でトランザクションレベル状態マシン状態を通信するために使用できるワン ホット エンコーディング(one hot encoding)の1例を概略的に示す。他のワン ホット エンコーディング及び他の形式のエンコーディングが使用出来ることが理解されるであろう。もし2ビットより多くが、如何なる異なる時にも「1」であれば、その時は、この様な信号はバリッド状態に相当しないとして無視され、そしてトランザクションレベル状態マシン20、22を状態間で移動させるために使用されない。
この発明の例示的実施例を付随する図面を参照して詳細に述べたが、この発明はこれらの正確な実施例には限定されず、種々の変更及び修正が、付随する請求の範囲により定義された発明の範囲及び精神から逸脱することなく当業者により行なわれ得る事は理解されるべきである。
多数の回路ドメインを含む集積回路を概略的に示す。 回路ドメイン間での通信トランザクションの転送を制御するための通信状態マシンを概略的に示す。 図2の回路内のトランザクションレベル状態マシンにより採用される異なる通信ステータス状態を概略的に示す。 トランザクションレベル状態マシン間で状態信号を渡すため使用できるワン ホット エンコーディングの1例を示す。
符号の説明
A 第1のドメイン
B 第2のドメイン
16 第1の状態マシン
18 第2の状態マシン
20 第1のトランザクションレベル状態マシン
22 第2のトランザクションレベル状態マシン

Claims (24)

  1. 集積回路であって、
    第1の通信回路を含む第1のドメインと、
    トランザクションインタフェースを経由し、トランザクションプロトコルに従った通信トランザクションを使用して、前記第1の通信回路と通信するように動作可能な第2の通信回路を含む第2のドメインと、
    前記第1の通信回路のトランザクションレベル通信状態を示す状態間を移動するように動作可能な第1の状態マシンと、
    前記第2の通信回路のトランザクションレベル通信状態を示す状態間を移動するように動作可能な第2の状態マシンと、から成り、ここで
    前記第1のドメインと前記第2のドメインは別個に制御可能であり、その結果
    少なくとも前記第2の通信回路は、前記トランザクションインタフェースを経由して通信出来ない状態へ独立して移動することが出来、また
    前記第1の状態マシンの状態間の移動は少なくとも部分的に前記第2の状態マシンの現在の状態により制御され、前記第2の通信回路が、前記トランザクションインタフェースを経由し、前記第1の通信回路と前記第2の通信回路の間の信トランザクションの処理中に通信出来ない状態へ変化したときは、前記第1の状態マシンが状態間の関連した移動を行い、そして前記第1の通信回路は、所定のデフォルト動作に従いかつ前記トランザクションプロトコルに従い処理中の通信トランザクションの処理を継続する、前記集積回路。
  2. 請求項1に記載の集積回路であって、前記第2の状態マシンの状態間の移動は少なくとも部分的に前記第1の状態マシンの現在の状態により制御され、前記第1の通信回路が、それが前記トランザクションインタフェースを経由し、前記第1の通信回路と前記第2の通信回路の間の信トランザクションの処理中に通信出来ない状態へ変化したときは、前記第2の状態マシンが状態間の関連した移動を行い、そして前記第2の通信回路は、所定のデフォルト動作に従いかつ前記トランザクションプロトコルに従い前記処理中の通信トランザクションの処理を継続する、前記集積回路。
  3. 前記第1のドメイン及び前記第2のドメインは、少なくとも次の1つに関して別個に制御可能である、請求項1に記載の集積回路:
    独立してリセット可能である、
    独立して選択的に電力停止される、
    独立してクロックされる。
  4. 前記所定のデフォルト動作は次の1つである、請求項1に記載の集積回路:
    トランザクション誤りレスポンスを返す、
    レスポンスを返さない、
    所定のデフォルトレスポンスを返す。
  5. 請求項1に記載の集積回路であって、前記第1の通信回路及び前記第2の通信回路は、前記処理中の通信トランザクションを前記トランザクションインタフェースを横切って渡すことに関してトランザクション主回路及びトランザクション従回路のそれぞれ1つである、前記集積回路。
  6. 請求項5に記載の集積回路であって、前記第1の通信回路はトランザクション主回路であり、そして前記第1の状態マシンは、前記第2の状態マシンが前記第2の通信回路が前記処理中の通信トランザクションを処理しているか又は通信不能であることを示す状態へ移動することに応じて保持状態へ移動し、また前記第2の状態マシンが前記第2の通信回路が更なる通信トランザクションを受けるためレディ状態又は通信不であることを示す状態へ移動することに応じて前記保持状態から移動する、前記集積回路。
  7. 請求項6に記載の集積回路であって、前記第1の状態マシンは、前記第2の通信回路がレディ状態にありかつ通信トランザクションが始められる時レディ状態からビジー状態へ移動する、前記集積回路。
  8. 前記第2の通信回路はトランザクション従回路であり、また前記第2の状態マシンは、前記第1の状態マシンがビジー状態へ移動する時レディ状態からビジー状態へ移動する、請求項5に記載の集積回路。
  9. 前記第2の状態マシンは、前記第1の通信回路が前記保持状態にあるか又は通信不で、前記未解決のトランザクションの処理は前記第2の通信回路により完了している時ビジー状態からレディ状態へ移動する、請求項6に記載の集積回路。
  10. 前記第1の状態マシン及び前記第2の状態マシンは、それらのそれぞれの状態をワンホット(one−hot)エンコーデイング信号を経由して通信し、ワンホットエンコーデイングに一致しない信号は無視される、請求項1に記載の集積回路。
  11. 前記第1のドメイン及び前記第2のドメインの1つはデバッグ回路ドメインである、請求項1に記載の集積回路。
  12. 請求項1に記載の集積回路であって、前記第1の状態マシンは、前記第1の通信回路により前記トランザクションプロトコルに従い通信を制御する第1の通信状態マシンの一部であり、また前記第2の状態マシンは、前記第2の通信回路により前記トランザクションプロトコルに従い通信を制御する第2の通信状態マシンの一部である、前記集積回路。
  13. 第1の通信回路を含む第1のドメインと第2の通信回路を含む第2のドメインを持つ集積回路を動作させる方法であって、
    前記第1の通信回路と前記第2の通信回路の間でトランザクションインタフェースを経由し、トランザクションプロトコルに従った通信トランザクションを使用して通信し、
    第1の状態マシンを、前記第1の通信回路のトランザクションレベル通信状態を示す状態間で移動させ、
    第2の状態マシンを、前記第2の通信回路のトランザクションレベル通信状態を示す状態間で移動させる、それぞれのステップから成り、
    前記第1のドメイン及び前記第2のドメインは別個に制御可能でありその結果少なくとも前記第2の通信回路は、前記トランザクションインタフェースを経由して通信出来ない状態へ独立して移動することが出来、また
    前記第1の状態マシンの状態間の移動は、少なくとも部分的に前記第2の状態マシンの現在の状態により制御され、前記第2の通信回路が、それが前記トランザクションインタフェースを経由し、前記第1の通信回路と前記第2の通信回路の間の信トランザクションの処理中に通信出来ない状態へ変化したときは前記第1の状態マシンは状態間の関連した移動を行い、そして前記第1の通信回路は所定のデフォルト動作に従いかつ前記トランザクションプロトコルに従い前記処理中の通信トランザクションの処理を継続する、前記方法。
  14. 請求項13に記載の方法であって、前記第2の状態マシンの状態間の移動は少なくとも部分的に前記第1の状態マシンの現在の状態により制御され、このためもし前記第1の通信回路が、それが前記トランザクションインタフェースを経由し、前記第1の通信回路と前記第2の通信回路の間の処理中の信トランザクションの処理中に通信出来ない状態へ変化すると、そのときは前記第2の状態マシンは状態間の関連した移動を行い、そして前記第2の通信回路は所定のデフォルト動作に従いかつ前記トランザクションプロトコルに従前記処理中の通信トランザクションの処理を継続する、前記方法。
  15. 前記第1のドメイン及び前記第2のドメインは、少なくとも次の1つに関して別個に制御可能である、請求項13に記載の方法:
    独立してリセット可能である、
    独立して選択的に電力停止される、
    独立してクロックされる。
  16. 前記所定のデフォルト動作は次の1つである、請求項13に記載の方法:
    トランザクション誤りレスポンスを返す、
    レスポンスを返さない、
    所定のデフォルトレスポンスを返す。
  17. 請求項13に記載の方法であって、前記第1の通信回路及び前記第2の通信回路は、前記処理中の通信トランザクションを前記トランザクションインタフェースを横切って渡すことに関してトランザクション主回路及びトランザクション従回路のそれぞれ1つである、前記方法。
  18. 請求項17に記載の方法であって、前記第1の通信回路はトランザクション主回路であり、また前記第1の状態マシンは、前記第2の状態マシンが、前記第2の通信回路が前記未解決の通信トランザクションを処理しているか又は通信不能であることを示す状態へ移動することに応じて保持状態へ移動し、そして前記保持状態から、前記第2の状態マシンが前記第2の通信回路が更なる通信トランザクションを受けるためレディ状態又は通信不であることを示す状態へ移動することに応じて移動する、前記方法。
  19. 前記第1の状態マシンは、前記第2の通信回路がレディ状態にありかつ通信トランザクションが始められた時レディ状態からビジー状態へ移動する、請求項18に記載の方法。
  20. 前記第2の通信回路はトランザクション従回路であり、また前記第2の状態マシンは、前記第1の状態マシンがビジー状態へ移動する時レディ状態からビジー状態へ移動する、請求項17に記載の方法。
  21. 前記第2の状態マシンは、前記第1の通信回路が前記保持状態にあるか又は通信不でありかつ前記処理中のトランザクションが前記第2の通信回路により完了していれば、ビジー状態からレディ状態へ移動する、請求項18に記載の方法。
  22. 前記第1の状態マシン及び第2の状態マシンは、それらのそれぞれの状態を、ワンホット(one−hot)エンコーディング信号により通信し、ワンホットエンコーディングに一致しない信号は無視される、請求項13に記載の方法。
  23. 記第1のドメイン及び前記第2のドメインの1つはデバッグ回路ドメインである、請求項13に記載の方法。
  24. 前記第1の状態マシンは、前記トランザクションプロトコルに従い前記第1の通信回路により通信を制御している第1の通信状態マシンの一部であり、また前記第2の状態マシンは、前記トランザクションプロトコルに従い前記第2の通信回路により通信を制御している第2の通信状態マシンの一部である、請求項13に記載の方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2418036B (en) * 2004-09-08 2007-10-31 Advanced Risc Mach Ltd Communication transaction control between independent domains of an integrated circuit
US20090141004A1 (en) * 2007-12-03 2009-06-04 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP2010140361A (ja) * 2008-12-12 2010-06-24 Fujitsu Microelectronics Ltd コンピュータシステム及び異常検出回路
GB2539443B (en) 2015-06-16 2020-02-12 Advanced Risc Mach Ltd A transmitter, a receiver, a data transfer system and a method of data transfer
KR102385541B1 (ko) 2017-09-29 2022-04-11 삼성전자주식회사 버스 시스템
US11216061B2 (en) 2019-07-25 2022-01-04 Arm Limited Methods and apparatus for interfacing between power domains

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5247164A (en) * 1989-01-26 1993-09-21 Hitachi Maxell, Ltd. IC card and portable terminal
EP0501489A1 (en) * 1991-02-27 1992-09-02 Hewlett-Packard Company Advanced functionality parallel port interface
FR2686998B1 (fr) * 1992-01-30 1994-03-25 Gemplus Card International Carte a puce a plusieurs protocoles de communication.
JPH06274286A (ja) * 1993-03-18 1994-09-30 Fuji Xerox Co Ltd インタフェース装置
US6009477A (en) * 1994-03-01 1999-12-28 Intel Corporation Bus agent providing dynamic pipeline depth control
JP3335094B2 (ja) * 1997-01-22 2002-10-15 シャープ株式会社 プリンタインターフェースシステム
JP3667920B2 (ja) * 1997-02-21 2005-07-06 ローム株式会社 Icカード
GB2326065B (en) * 1997-06-05 2002-05-29 Mentor Graphics Corp A scalable processor independent on-chip bus
US6233690B1 (en) * 1998-09-17 2001-05-15 Intel Corporation Mechanism for saving power on long latency stalls
US6601771B2 (en) * 2001-04-09 2003-08-05 Smart Card Integrators, Inc. Combined smartcard and magnetic-stripe card and reader and associated method
FR2846764B1 (fr) * 2002-11-04 2005-01-14 St Microelectronics Sa Perfectionnement aux systemes electroniques comprenant un bus systeme
GB2418036B (en) * 2004-09-08 2007-10-31 Advanced Risc Mach Ltd Communication transaction control between independent domains of an integrated circuit

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