KR100594033B1 - 메모리를 이용한 시스템 이중화 구현장치 및 방법 - Google Patents

메모리를 이용한 시스템 이중화 구현장치 및 방법 Download PDF

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Abstract

본 발명은 시스템의 이중화에 관한 것으로, 특히 고성능 RISK CPU인 Ultra SPARC CPU 보드를 이용하여 통신용 시스템의 용장도(Redundacy) 및 신뢰성을 향상하기 위해 메모리를 이용하여 프로세서의 이중화를 구현하는 시스템 이중화 구현장치 및 방법에 관한 것이다. 이를 해결하기 위하여 본 발명에 따른 두 장의 이중화 프로세서 보드 각각에서 자신만이 접근가능한 자체 메모리와 상대측 프로세서 보드와 공유할 수 있는 공유 메모리로 분리 운용하고, 프로세서간 시리얼 채널경로가 제공된 이중화 프로세서 보드에서 메모리를 이용한 시스템 이중화 구현은; 초기화시 프로세서 보드의 정상동작 상태를 판단하는 개별 진단과정과, 상기 이중화 프로세서의 개별 진단에 따라 상기 시리얼 채널경로를 통해 해당 프로세서의 이중화 상태를 액티브 또는 스탠바이로 설정하는 과정과, 상기 액티브로 설정한 프로세서에서 자신의 공유 메모리와 스탠바이로 설정한 프로세서의 공유 메모리 접근이 가능하도록 두 공유 메모리를 연결하는 데이터 경로 생성과정과, 상기 스탠바이로 설정한 프로세서에서 상기 두 공유 메모리 모두의 접근이 불가하도록 상기 두 공유 메모리의 연결을 차단하는 데이터 경로 차단과정으로 이루어짐을 특징으로 한다.
시스템, 이중화, 메모리

Description

메모리를 이용한 시스템 이중화 구현장치 및 방법{SYSTEM DUPLICATION APPARATUS AND METHOD BY MEMORYPARTITION&CONTROL}
도 1은 종래 디스크(DISK)를 이용한 시스템 이중화 구성도
도 2는 종래 랜(LAN)을 이용한 시스템 이중화 구성도
도 3은 본 발명에 따른 메모리를 이용한 시스템 이중화 구성도
도 4는 본 발명의 바람직한 실시예에 따른 메모리를 이용한 시스템 이중화를 위한 제어흐름도
본 발명은 시스템의 이중화에 관한 것으로, 특히 고성능 RISK CPU인 Ultra SPARC CPU 보드를 이용한 통신용 시스템의 용장도(Redundacy) 및 신뢰성을 향상하기 위해 메모리를 이용하여 프로세서의 이중화를 구현하는 메모리를 이용한 시스템 이중화 구현장치 및 방법에 관한 것이다.
통상적으로 RISC형 CPU를 이용한 통신 시스템용 프로세서 보드의 이중화 구 성방법은 도 1과 같이 하드 디스크(Hard Disk)를 이용하는 방법과, 도 2와 같이 랜(LAN: Local Area Network)을 이용하는 방법을 주로 사용하였다. 상기와 같은 종래 시스템의 이중화 방식에서 이중화된 프로세서는 서로 독자적인 프로세싱을 수행하게 되고, 매 순간마다 새롭게 업-데이트된 데이터를 서로 공유하기 위하여 상호 데이터 교환이 가능한 부가장치 및 이를 이용할 소프트웨어(S/W)가 필요하였다. 여기서의 부가장치로는 상기 도 2 및 도 3에 도시한 것처럼 액티브(Active) 프로세서와 스탠바이(Standby) 프로세서의 상호 통신이 가능한 디스크 및 디스크 스위칭보드와 랜 정합장치가 해당되고, 이를 구동할 소프트웨어로는 이중화 감시 및 데이터 동기화 기능이 포함된다.
그러나, 상기 종래의 시스템 이중화를 위해서는 이중화를 구성하기 위하여 부가되는 부가장치 및 전용 소프트웨어와 같은 기능들로 인해 시스템의 구조가 복잡해지고, 시스템 구성 또한 방대해질 수 밖에 없는 문제점이 있었다.
따라서 본 발명의 목적은 상기의 문제점을 해결하기 위하여 통신 시스템의 프로세서 이중화 구성시 부가장치 및 전용 소프트웨어의 사용없이 이중화로 구성된 프로세서 보드의 메모리 일부분을 분리하고, 분리한 메모리를 제어하는 방법으로 메모리를 이용한 시스템 이중화를 구현하는 방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 두 장의 이중화 프로세서 보드 각각에서 자신만이 접근가능한 자체 메모리와 상대측 프로세서 보드와 공유할 수 있는 공유 메모리로 분리 운용하고, 프로세서간 시리얼 채널경로가 제공된 이중화 프로세서 보드에서 메모리를 이용한 시스템 이중화 구현은; 초기화시 프로세서 보드의 정상동작 상태를 개별 진단하는 과정과, 상기 프로세서 보드의 개별 진단에 따라 상기 시리얼 채널경로를 통해 해당 프로세서의 이중화 상태를 액티브 또는 스탠바이로 설정하는 과정과, 상기 액티브로 설정한 프로세서에서 자신의 공유 메모리와 스탠바이로 설정한 프로세서의 공유 메모리 접근이 가능하도록 두 공유 메모리를 연결하는 데이터 경로 생성과정과, 상기 스탠바이로 설정한 프로세서에서 상기 두 공유 메모리 모두의 접근이 불가하도록 상기 두 공유 메모리의 연결을 차단하는 데이터 경로 차단과정으로 이루어짐을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기의 설명에서 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위하여 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지기능 및 구성에 대한 상세한 설명은 생략한다.
도 3은 본 발명에 따른 메모리를 이용한 시스템 이중화 구성도이다. 도 3을 설명하면;
본 발명에 따른 프로세서 보드의 이중화는 액티브 프로세서 보드(100)와 스탠바이 프로세서 보드(200)에서 수행되는데, 상기 액티브 프로세서 보드(100)와 스탠바이 프로세서 보드(200)는 이중화이다. 상기 프로세서로는 RISK CPU인 Ultra SPARC CPU를 이용한다.
상기 액티브 프로세서 보드(100)는 자체 보드 내에 프로세서 A(110)와 메모리 A(120), 공유메모리 A(140), 트랜시버 A(130), 제어부 A(150)로 구성된다. 또한, 상기 스탠바이 프로세서 보드(200)도 자체 보드 내에 프로세서 B(210)와 메모리 B(220), 공유메모리 B(240), 트랜시버 B(230), 제어부 B(250)로 구성된다.
각 프로세서 보드는 메모리를 두 개로 분리하여 운용하는데, 이때 하나의 메모리(공유 메모리를 가리킴)는 상기 프랜시버를 거치게 구성하고, 구조적으로 액티브 및 스탠바이 프로세서 보드의 각 프로세서가 접근가능하다. 즉, 액티브 프로세서 보드(100)의 프로세서 A(110)는 자체의 메모리 A(120) 및 공유메모리 A(140)를 접근할 수 있을 뿐만 아니라, 스탠바이 프로세서 보드(200)의 공유 메모리 B(240)를 각 보드의 트랜시버(130, 230)를 통해 접근할 수 있다.
본 발명에 적용되는 트랜시버는 공유 메모리의 데이터 진행 경로를 제어할 수 있도록 구성된 블록으로, 데이터의 양방향 진행이 가능하고 경로 개/폐가 자유롭다. 또한, 상기 트랜시버 뒷단의 경로는 자기측 공유 메모리와 상대측 공유 메모리가 직접 연결된다.
301경로는 두 장의 프로세서 보드가 액티브 및 스탠바이를 설정하기 위한 시 리얼(serial) 채널 경로이며, 302경로는 액티브로 설정된 프로세서 A(110)가 공유 메모리(140 및 240)에 접근할 수 있도록 설정하기 위해 구성된 경로이며, 303경로는 스탠바이로 설정된 프로세서 B(210)가 공유 메모리에 접근할 수 없도록 설정하기 위하여 구성된 경로이다. 상기 302경로를 통하여 상기 제어부 A(150)가 트랜시버 A(130)를 Enable/Disable로 제어할 수 있고, 상기 303경로를 통하여 상기 제어부 B(250)가 트랜시버 B(230)를 Enable/Disable로 제어할 수 있다.
한편, 304경로는 액티브로 운용되는 프로세서의 메모리 사용경로를 나타내며, 305경로는 스탠바이로 운용되는 프로세서의 메모리 사용경로를 나타낸다.
상기 도 3에서 각 프로세서 보드에서는 메모리가 두 개로 나뉘어져 구성되는데, 이는 두 프로세서 보드가 상호 공유할 수 있는 메모리를 구성하기 위함이다. 이러한 메모리 분리는 소프트웨어적으로 메모리 번지 영역을 구분하므로써 가능하다.
상기 두 프로세서 보드의 공유 메모리 영역은 두 프로세서가 접근 가능하도록 구성되어 있으므로 시스템 운용시에는 액티브 프로세서 보드가 사용할 수 있도록 권한을 부여한다. 상기 공유 메모리가 트랜시버를 거치도록 구성하는 것은 공유메모리를 제어할 수 있는 장치를 마련하여 트랜시버 뒷단에 있는 공유 메모리로의 데이터 흐름을 통제할 수 있도록 하여 두 프로세서가 동시에 접근이 일어나는 것을 방지하여 데이터 경로 충돌을 방지하기 위함이다. 이때, 상기 트랜시버는 데이터 지연이 적은 스위칭 칩을 사용하여 설계한다.
도 4는 본 발명의 바람직한 실시예에 따른 메모리를 이용한 시스템 이중화를 위한 제어흐름도이다.
상술한 도 3 및 도 4를 참조하여 본 발명의 바람직한 일 실시예를 도 4의 제어흐름을 통해 상세히 설명한다.
먼저, 두 장의 프로세서(A,B)는 401단계에서 전원이 인가되면 403단계로 진행하여 개별진단 기능을 수행한다. 상기 개별진단 기능이란 상기 두 장의 프로세서 보드가 정상적으로 동작이 가능한 보드인가를 진단하는 기능을 말한다.
상기 두 장의 프로세서 각각에서 상기 개별진단이 완료되면 405단계에서 시리얼 채널(301경로)을 구동하여 액티브 또는 스탠바이를 설정한다. 이때의 설정방법은 Handshake 방식으로 진행하며, 이때까지의 모든 프로그램은 각 프로세서의 메모리(120, 220)에서만 수행된다.
상기의 과정에 의해 두 장의 프로세서 보드가 액티브와 스탠바이로 설정이 완료되면 각 프로세서 보드들은 하기의 조건에 맞게 자신의 제어부를 제어한다. 이러한 과정은 407단계부터 시작된다.
상기 프로세서 보드의 제어부에서 설정가능한 모드의 조건
1. 독자 진단모드: 각 프로세서는 자기측 메모리만 사용가능
2. 이중화 액티브 모드: 자기측 메모리 및 공유 메모리와 상대측 공유 메모리 사용가능
3. 이중화 스탠바이 모드: 자기측 메모리만 사용가능
4. 이중화 독자운용 모드: 자기측 메모리 및 공유 메모리 사용가능
따라서, 상기 407단계에서 상기 자기측 프로세서 보드가 액티브 상태로 설정 되었으면 409단계로 진행하여 액티브 모드로 제어부를 제어하고, 자기측 프로세서 보드가 스탠바이 상태로 설정되었으면 421단계로 진행하여 스탠바이 모드로 상기 제어부를 제어한다.
상기 407단계에서 자기측 프로세서 보드가 액티브 상태로 설정된 경우를 살펴보면; 409단계에서 액티브 프로세서는 우선 공유메모리의 경로(304경로)를 확보하기 위하여 상기 제어부를 액티브 모드로 설정한다. 이는 상기 제어부의 레지스터 값을 액티브에 맞게 설정하면 된다.
상기 409단계에서 상기 제어부가 액티브 모드로 설정되면 411단계에서 상술한 레지스터의 액티브 설정값에 의해 상기 트랜시버의 경로를 Enable하게 된다. 이때의 데이터 경로는 자기측 공유 메모리 뿐만이 아니라 상대측 공유 메모리까지 동시에 연결된다. 이때, 액티브 프로세서가 사용할 수 있는 메모리 영역은 413단계에서 보듯이 자기측 메모리와 자기측 공유 메모리와 상대측의 공유 메모리이다.
상기 액티브로 운용중인 프로세서가 415단계에서 운용중 스탠바이로 절체되는 경우에는 405단계로 돌아가 상기 시리얼 채널을 이용해 현재 액티브측의 프로세서 상태(프로그램 카운트 정보, Stack Point, CPU 내부 레지스터 값 등)를 전달하고, 절체를 수행하게 된다.
한편, 상기 407단계에서 자기측 프로세서 보드가 스탠바이 상태로 설정된 경우를 살펴보면; 421단계에서 스탠바이 프로세서는 우선 공유 메모리의 경로를 차단하기 위하여 상기 제어부를 스탠바이 모드로 설정한다. 이는 상기 제어부의 레지스터 값을 스탠바이에 맞게 설정하면 된다.
상기 421단계에서 상기 제어부가 스탠바이 모드로 설정되면 411단계에서 상술한 레지스터의 스탠바이 설정값에 의해 상기 트랜시버의 경로를 Disable하게 된다. 이때는 이중화를 위해 제공된 데이터 진행경로는 모두 차단하게 되므로, 스탠바이 프로세서가 사용할 수 있는 메모리 영역은 425단계에서 보듯이 자기측 메모리만 된다.
상기 스탠바이로 운용중인 프로세서가 427단계에서 운용중 액티브로 절체되는 경우에는 405단계로 돌아가 상기 시리얼 채널을 이용해 절체를 수행하게 된다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않은 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상기와 같이 본 발명에 따른 메모리를 분리하여 이용한 시스템 이중화 구현장치를 구성하여 시스템의 이중화를 구현하므로써 시스템의 구조를 간단하고 단순화하는 효과가 있다.

Claims (17)

  1. 메모리를 이용한 시스템 이중화 구현장치에 있어서,
    이중화로 운용되는 두 장의 프로세서 보드의 운용상태 절체시 액티브 및 스탠바이를 설정하기 위한 프로세서 상태를 전달하는 경로로 이중화 프로세서 보드간 형성된 시리얼 채널경로와,
    자신이 속한 프로세서 보드가 액티브 상태인지 스탠바이 상태인지를 판단하고, 상기 자신이 속한 프로세서 보드가 액티브 상태인지 스탠바이 상태인지에 대한 팔단결과에 따라 제어부를 제어하는 프로세서와,
    자기측 이중화 프로세서의 접근만 허용하는 제1메모리와, 구조적으로 상기 이중화 프로세서 모두가 공유할 수 있도록 트랜시버를 거치게 구성하여 상기 이중화 프로세서가 상기 트랜시버를 통해 접근할 수 있도록 하는 제2메모리로 구성하여 두 개로 분리 운용하는 메모리와,
    데이터의 양방향 진행이 가능하고 데이터 경로 열고 닫음이 자유로우며, 상기 제2메모리의 데이터 진행 경로를 제어할 수 있도록 구성하는 트랜시버와,
    상기 액티브로 설정된 상기 이중화 프로세서가 상기 제2메모리에 접근할 수 있도록 상기 트랜시버를 인에이블로 제어하고, 상기 스탠바이로 설정된 상기 이중화 프로세서가 상기 제2메모리에 접근할 수 없도록 상기 트랜시버를 디스에이블로 제어하는 제어부를 구비하는 액티브 및 스탠바이의 이중화 프로세서 보드를 구성함을 특징으로 하는 메모리를 이용한 시스템 이중화 구현장치.
  2. 제 1항에 있어서,
    상기 프로세서는 상기 이중화 상태를 상기 액티브 모드로 설정하면 자기측 제1메모리, 자기측 제2메모리 및 상대측 제2메모리를 사용가능하도록 상기 제어부를 제어함을 특징으로 하는 메모리를 이용한 시스템 이중화 구현장치.
  3. 제 1항에 있어서,
    상기 프로세서는 상기 이중화 상태를 상기 스탠바이 모드로 설정하면 자기측 메모리만 사용가능하도록 상기 제어부를 제어함을 특징으로 하는 메모리를 이용한 시스템 이중화 구현장치.
  4. 제 1항에 있어서,
    독자 진단 모드시 상기 프로세서는 자기측 제1메모리만 사용가능하도록 상기 제어부를 제어함을 특징으로 하는 메모리를 이용한 시스템 이중화 구현장치.
  5. 제 1항에 있어서,
    상기 프로세서는 자기측 제1메모리 및 자기측 제2메모리만 사용가능하도록 상기 제어부를 이중화 독자운용모드로 운용하도록 제어할 수 있음을 특징으로 하는 메모리를 이용한 시스템 이중화 구현장치.
  6. 제 1항에 있어서,
    상기 트랜시버는 데이터 지연이 적은 스위칭 칩을 사용함을 특징으로 하는 메모리를 이용한 시스템 이중화 구현장치.
  7. 제 6항에 있어서,
    상기 제어부가 상기 트랜시버를 인에이블로 제어하면 상기 프로세서가 자기측 제1메모리, 제2메모리 및 상대측 제2메모리를 동시에 접근할 수 있도록 데이터 경로가 연결됨을 특징으로 하는 메모리를 이용한 시스템 이중화 구현장치.
  8. 제 7항에 있어서,
    상기 제어부가 상기 트랜시버를 디스에이블로 제어하면 상기 이중화를 위해 제공된 상기 데이터 경로를 모두 차단함을 특징으로 하는 메모리를 이용한 시스템 이중화 구현장치.
  9. 제 8항에 있어서,
    상기 트랜시버는 제2메모리로의 데이터 경로을 통제하여 상기 이중화 프로세서 모두가 동시에 상기 제2메모리로 접근이 일어나는 것을 방지하여 데이터 경로 충돌을 방지함을 특징으로 하는 메모리를 이용한 시스템 이중화 구현장치.
  10. 제 9항에 있어서,
    상기 메모리는 소프트웨어적으로 메모리 번지영역을 구분하여 두 개의 메모리로 분리 운용함을 특징으로 하는 메모리를 이용한 시스템 이중화 구현장치.
  11. 두 장의 이중화 프로세서 보드 각각에서 자신만이 접근가능한 자체 메모리와 상대측 프로세서 보드와 공유할 수 있는 공유 메모리로 분리 운용하고, 프로세서간 시리얼 채널경로가 제공된 프로세서 보드에서 메모리를 이용한 시스템 이중화 구현방법에 있어서,
    초기화시 프로세서 보드의 정상동작 상태를 판단하는 프로세서 보드 개별 진단 과정과,
    상기 프로세서 보드의 개별 진단에 따라 상기 이중화 프로세서 각각의 시리얼 채널경로를 통해 해당 프로세서의 이중화 상태를 액티브 또는 스탠바이로 설정 하는 과정과,
    상기 액티브로 설정한 프로세서에서 자신의 공유 메모리와 스탠바이로 설정한 프로세서의 공유 메모리 접근이 가능하도록 두 공유 메모리를 연결하는 데이터 경로 생성과정과,
    상기 스탠바이로 설정한 프로세서에서 상기 두 공유 메모리 모두의 접근이 불가하도록 상기 두 공유 메모리의 연결을 차단하는 데이터 경로 차단과정으로 이루어짐을 특징으로 하는 메모리를 이용한 시스템 이중화 구현방법.
  12. 제 11항에 있어서,
    상기 액티브 프로세서는 자신의 자체 메모리와 자신의 공유 메모리와 스탠바이 프로세서 보드의 공유 메모리를 접근하여 사용가능함을 특징으로 하는 메모리를 이용한 시스템 이중화 구현방법.
  13. 제 12항에 있어서,
    상기 스탠바이 프로세서는 자신의 자체 메모리만 접근하여 사용가능함을 특징으로 하는 메모리를 이용한 시스템 이중화 구현방법.
  14. 이중화 프로세서 보드간 운용상태 설정을 위한 프로세서 상태 전달 경로로 이중화 프로세서간 시리얼 채널경로를 형성하고, 두 장의 이중화 프로세서가 모두 공유가능한 공유 메모리와 자기측 프로세서만 접근할 수 있는 메모리를 구분하여 운용하며, 상기 프로세서의 이중화 운용상태에 따라 상기 공유 메모리로의 데이터 진행 경로를 제어하는 트랜시버와, 상기 트랜시버의 동작을 제어하는 제어부로 구성된 이중화 프로세서 보드에서 메모리를 이용한 시스템 이중화 구현방법에 있어서,
    상기 두 장의 이중화 프로세서 보드의 프로세서 각각에서 자신의 프로세서 보드의 이중화 상태가 액티브 또는 스탠바이 상태인가를 판단하는 과정과,
    상기 이중화 상태 판단 완료시 각 프로세서에서 상기 이중화 상태 판단에 대응하여 이중화 상태를 액티브 또는 스탠바이로 설정하는 이중화 상태 설정과정과,
    상기 이중화 상태를 액티브로 설정한 해당 프로세서에서 자기측 메모리와 자기측 공유 메모리와 상대측 공유 메모리를 접근할 수 있도록 상기 제어부를 통해 상기 트랜시버를 인에이블로 제어하여 데이터 경로를 연결하는 과정과,
    상기 이중화 상태를 스탠바이로 설정한 해당 프로세서에서 자기측과 상대측 공유 메모리를 접근할 수 없도록 상기 제어부를 통해 상기 트랜시버를 디스에이블로 제어하여 이중화를 위해 제공된 모든 데이터 경로를 차단하는 과정과,
    상기 이중화로 운용중인 프로세서에서 운용상태 절체가 발생할 경우 상기 시리얼 채널을 통해 현재의 프로세서 상태를 상대측 프로세서로 전달하여 절체를 수행하는 과정으로 이루어짐을 특징으로 하는 메모리를 이용한 시스템 이중화 구현방 법.
  15. 제 14항에 있어서,
    상기 트랜시버는 상기 공유 메모리로의 데이터 경로를 통제하여 상기 두 프로세서가 동시에 상기 공유 메모리로 접근하는 것을 방지함을 특징으로 하는 메모리를 이용한 시스템 이중화 구현방법.
  16. 제 15항에 있어서,
    상기 프로세서의 이중화 상태 판단 및 이중화 상태 설정은 상기 프로세서 각각에 구비된 자기측 메모리를 통해 수행함을 특징으로 하는 메모리를 이용한 시스템 이중화 구현방법.
  17. 제 16항에 있어서,
    상기 스탠바이로 설정한 해당 프로세서는 자기측 메모리만 접근 가능함을 특징으로 하는 메모리를 이용한 시스템 이중화 구현방법.
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