KR19980071963A - 시스템의 이중화 장치 - Google Patents

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Abstract

본 발명은, 작업 수행과 관련된 제 1 사용 메모리(12)와 데이터를 저장하는 제 1 공유 메모리(14)를 갖는 액티브 프로세서(10)와, 상기 액티브 프로세서(10)에 연결되고, 작업 수행과 관련된 제 2 사용 메모리(22)와 데이터를 저장하는 제 2 공유 메모리(24)를 갖는 스탠바이 프로세서(20)와, 상기 액티브 프로세서(20)가 상기 제 1 공유 메모리(14)와 상기 제 2 공유 메모리(24)에 동시에 억세스하여 저장할 데이터를 기록하도록 스위칭하는 스위칭 수단(30)을 포함하는 시스템의 이중화 장치에 관한 것으로, 본 발명에 따른 시스템의 이중화 장치는 프로세서의 작동에 필요한 메모리 영역을 별도로 설정하여 메모리의 충돌에 의한 불안정성을 해소하고, 특히 크로스바 스위치를 스위칭 수단으로 사용하여 스위칭부에 의한 시간 지체를 최소화함으로써 대용량의 데이터를 고속으로 처리하는 시스템의 이중화에 적합하다.

Description

시스템의 이중화 장치
본 발명은 프로세서의 이중화 장치에 관한 것으로, 더욱 상세하게는 액티브 프로세서와 스탠바이 프로세서가 각각의 사용 메모리와 공유 메모리를 구비하고, 스위칭 수단에 의해 공유 메모리에 동일한 데이터를 저장함으로써 액티브 프로세서의 백업 기능을 갖는 스탠바이 프로세서를 포함하는 프로세서의 이중화 장치에 관한 것이다.
각종 컴퓨터나 서버는 그것이 기능을 수행하는 도중에 파워의 중단이나 프로그램의 오류과 같은 여러 가지 원인에 의해 작동에 장애를 일으켜 기능이 정지되는 수가 있다. 한 컴퓨터가 비정상적으로 작동이 중지되어 그 프로세서가 작업하고 있던 데이터가 소실되는 경우에, 그것을 그대로 복구하지 못한다면 엄청난 손실을 가져올 염려가 있다.
이러한 문제점을 해결하고자 작동하는 액티브 프로세서가 비정상적으로 중지되었을 때 액티브 프로세서 대신에 작동하는 스탠바이 프로세서를 제공하고 작업중이던 메모리를 유지하려는 여러 가지 방법이 제시되었다.
한국 특허공개 제 97-72878 호는 제 1 및 제 2 CPU를 제공하고 제 1 CPU 내부의 캐쉬 메모리를 주메모리에 기록할 때 그 데이터를 동시쓰기 제어부가 제 2 CPU의 제 2주메모리에 기록함으로써 이중화를 하는 방법을 개시한다. 이 방법에 의하면 제 1 CPU가 제 1 주메모리에 데이터를 기록하는 속도가 낮을 때는 동시쓰기 제어부가 이를 알아차려 제 2 동시쓰기 제어부를 거쳐 제 2 메모리에 기록하는 것이 가능하여 이중화를 달성할 수 있다. 그러나, CPU의 속도가 일정 수준 이상이 되면 동시쓰기 제어부가 주메모리에 기록되는 데이터를 따라가지 못하기 때문에, 결국 백업 데이터를 형성할 수 없어 이중화에 실패하게 된다. 특히, CPU의 속도가 더욱더 빨라지고 처리하는 데이터가 많아지는 실정을 고려하면, 이 방법에 의한 이중화 방법은 뚜렷한 한계를 가지고 있다.
한국 특허공개 제 97-49596 호는 이중 시스템 버스 구조를 지원하는 이중 시스템 정합 장치에 관한 것으로 시스템 버스 정합기를 통해 데이터를 전달함으로써 이중화를 시도하고 있다. 그러나, 정합기 버스 방식의 이중화도 역시 CPU의 속도가 일정 수준 이상이 되면 데이터 전달에 장애를 일으키는 문제점이 있다.
이와 같이, 고속화 대용량화 되어 가는 프로세서의 이중화를 달성하기 위해 한국 특허공개 제 97-12196 호는 제 1 프로세서와 제 2 프로세서가 동일한 공유 메모리를 갖도록 공유 메모리부를 제공한다. 이 방법에 의하면 공유 메모리가 유지되는 경우에는 제 2 프로세서가 이를 이용하여 작동할 수 있으나, 제 1 프로세서의 장애와 동시에 공유 메모리부도 장애를 일으키는 경우에는 데이터가 소실되어 제 2 프로세서가 백업 기능을 수행할 수 없게 된다.
본 발명은 이와 같은 종래 기술의 문제점을 감안하여 안출된 것으로, 그 목적은 데이터의 이중화를 위하여 사용 메모리와 작업 메모리를 구비한 프로세서를 갖는 시스템의 이중화 장치를 제공하는 것이다.
본 발명의 다른 목적은 대용량의 데이터를 고속으로 처리하는 시스템의 이중화에 적합한 장치를 제공하는 것이다.
도 1은 본 발명에 따른 시스템의 이중화 장치의 구성을 보인 블록도,
도 2는 크로스바 스위치의 구성을 개략적으로 보인 도면.
* 도면의 주요부분에 대한 부호의 설명
10: 액티브 프로세서 12: 제 1 사용 메모리
14: 제 1 공유 메모리 20: 스탠바이 프로세서
22: 제 2 사용 메모리 24: 제 2 공유 메모리
30: 스위칭부
이와 같은 본 발명의 목적은, 작업 수행과 관련된 제 1 사용 메모리와 데이터를 저장하는 제 1 공유 메모리를 갖는 액티브 프로세서와, 상기 액티브 프로세서에 연결되고, 작업 수행과 관련된 제 2 사용 메모리와 데이터를 저장하는 제 2 공유 메모리를 갖는 스탠바이 프로세서와, 상기 액티브 프로세서가 상기 제 1 공유 메모리와 상기 제 2 공유 메모리에 동시에 억세스하여 저장할 데이터를 기록하도록 스위칭하는 스위칭 수단을 포함하는 시스템의 이중화 장치에 의해 달성될 수 있다.
도 1은 본 발명에 따른 시스템의 이중화 장치의 구성을 개략적으로 도시한다. 본 발명에 따른 장치는 액티브 프로세서(10)와 스탠바이 프로세서(20)를 구비하며, 액티브 프로세서(10)는 제 1 사용 메모리(12)와 제 1 공유 메모리(14)를 갖고 스탠바이 프로세서(20)는 제 2 사용 메모리(22)와 제 2 공유 메모리(24)를 갖는다.
액티브 프로세서(10)는 작동을 수행하면서 프로세서의 작동에 직접 관련된 데이터는 제 1 사용 메모리(12)를 사용하여 처리하고, 저장이 필요한 데이터는 제 1 공유 메모리(14)에 저장한다. 이 때 액티브 프로세서(10)는 데이터를 제 1 공유 메모리(14)에 저장함과 동시에 스위칭부(30)를 통해 데이터를 전달하여 제 2 공유 메모리(24)에 저장한다. 따라서, 데이터는 제 1 공유 메모리(14) 및 제 2 공유 메모리(24)에 동시에 기록되기 때문에, 액티브 프로세서(10)에 장애가 발생하였을 때 스탠바이 프로세서(20)는 제 2 공유 메모리(24)에 저장된 데이터를 이용하여 작동할 수 있다. 스탠바이 프로세서(20)는 작동에 직접 관련된 데이터는 제 2 사용 메모리(22)를 통해 처리되며, 저장이 필요한 데이터는 제 2 공유 메모리(24)에 저장된다.
이와 같이 사용 메모리와 공유 메모리로 영역을 분할함으로써 프로세서의 작동에 필요한 메모리 때문에 발생할 수 있는 공유 메모리에서의 충돌을 예방할 수 있다. 즉, 액티브 프로세서(10)가 정상적으로 작동할 때도 스탠바이 프로세서(20)가 작동 상태를 유지하여야 하므로 작동에 필요한 데이터를 처리할 수 있도록 제 2 사용 메모리(22)가 필요한 것이다. 이는 반대의 경우에도 마찬가지이다.
스위칭부(30)는 데이터 전달의 통로이면서 동시에 데이터 흐름의 방향을 제어하는 기능을 한다. 액티브 프로세서(10)가 제 1 공유 메모리(14)에 데이터를 기록할 때 스위칭부(30)는 그 데이터가 제 2 공유 메모리(24)에도 동일하게 기록될 수 있도록 데이터의 흐름을 제어한다. 즉, 액티브 프로세서(10)는 제 1 및 제 2 공유 메모리에 동시에 억세스하여 동일한 데이터를 저장한다.
스위칭부(30)로서 데이터의 전달과 방향의 제어를 위해 버퍼 버스가 사용될 수 있으나, 버퍼는 사용되는 칩의 개수가 많고 제어 로직이 복잡하며 지연시간이 증가하는 문제점이 있다. 버퍼에 의한 시간 지체는 약 3 나노초(nS) 이상으로, 프로세서와 공유 메모리의 데이터 처리 속도가 일정 수준 이상이 되면 시간 지체에 의해 장애를 일으킬 염려가 있다. 또한, 버퍼의 방향 제어에 착오가 생기는 경우가 많아 시스템의 신뢰성 있는 이중화에 실패할 가능성이 있다.
본 발명에서는 스위칭부(30)로서 크로스바 스위치(crossbar switch)를 사용하는 것이 바람직하다. 크로스바 스위치는 도 2에 나타낸 바와 같이 복수개의 MOS 트랜지스터(T)를 포함하여 구성되며, 복수개의 게이트(A1, A2, B1, B2)를 갖는다. 크로스바 스위치는 프로세서의 제어 신호에 따라 게이트를 스위칭함으로써 데이터의 흐름을 제어한다. 크로스바 스위치는 시간 지체가 250 피코초(FS)에 불과하여 고속의 데이터 처리에도 거의 문제를 발생하지 않는다.
따라서, 기존 저속의 시스템을 고속으로 업데이트하였을 때 버퍼 버스에 의한 스위칭 수단은 바로 시간 지체에 의한 처리 장애를 일으킬 수 있으나, 크로스바 스위치를 사용한 본 발명의 스위칭부는 CPU의 처리 속도를 능가하기 때문에 신뢰성 있는 이중화를 구현할 수 있다. 크로스바 스위치는 텍사스 인스트루먼트사 등에 의해 상용화되어 있으며, 메모리 모듈로서 사용되고 있다(미국 특허 제 5,283,877 호 참조).
본 발명에 따라서, 액티브 프로세서가 제 1 및 제 2 공유 메모리에 동시에 데이터를 저장하면서 작동하다가 장애가 발생하였을 때 장애 신호에 따라 스탠바이 프로세서가 즉시 제 2 공유 메모리의 데이터를 사용하며 작동을 시작하여 액티브 프로세서로서 기능한다. 장애중인 프로세서의 복구가 끝난 프로세서는 스탠바이 프로세서로서 대기 상태가 되는 것이다. 따라서, 크로스바 스위치는 필요에 따라 액티브 프로세서 또는 스탠바이 프로세서로부터 신호를 받아 공유 메모리에 동일한 데이터를 저장하도록 스위칭한다.
이상 설명으로부터 명백한 바와 같이, 본 발명에 따른 시스템의 이중화 장치는 프로세서의 작동에 필요한 메모리 영역을 별도로 설정하여 메모리의 충돌에 의한 불안정성을 해소하고, 특히 크로스바 스위치를 스위칭 수단으로 사용하여 스위칭부에 의한 시간 지체를 최소화하여 대용량의 데이터를 고속으로 처리하는 시스템의 이중화에 적합하다. 특히 고속으로 대용량의 데이터를 처리하는 교환 시스템을 포함한 대형 시스템의 이중화에 대한 적응성이 높다는 특징이 있다.

Claims (3)

  1. 작업 수행과 관련된 제 1 사용 메모리(12)와 데이터를 저장하는 제 1 공유 메모리(14)를 갖는 액티브 프로세서(10)와, 상기 액티브 프로세서(10)에 연결되고, 작업 수행과 관련된 제 2 사용 메모리(22)와 데이터를 저장하는 제 2 공유 메모리(24)를 갖는 스탠바이 프로세서(20)와, 상기 액티브 프로세서(20)가 상기 제 1 공유 메모리(14)와 상기 제 2 공유 메모리(24)에 동시에 억세스하여 저장할 데이터를 기록하도록 스위칭하는 스위칭 수단(30)을 포함하는 시스템의 이중화 장치.
  2. 제 1 항에 있어서, 상기 스위칭 수단(30)이, 상기 액티브 프로세서(10)에 장애가 발생하여 상기 스탠바이 프로세서(20)가 액티브되었을 때 상기 스탠바이 프로세서(20)가 상기 제 2 공유 메모리(24) 및 상기 제 1 공유 메모리(14)에 동시에 억세스하여 저장할 데이터를 기록하도록 스위칭하는 것을 특징으로 하는 장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 스위칭 수단(30)이 크로스바 스위치임을 특징으로 하는 장치.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030048503A (ko) * 2001-12-12 2003-06-25 주식회사 엘지이아이 이중화 서버 구조의 데이터 동기화를 위한 통신 시스템 및방법
KR100411978B1 (ko) * 2001-01-22 2003-12-24 (주) 로커스네트웍스 내 고장성 시스템 및 이중화 방법
KR100429899B1 (ko) * 2001-12-22 2004-05-03 한국전자통신연구원 Ｆｕｄｃｏｍ에 의한 결함허용 제어장치 및 방법
KR100594033B1 (ko) * 1999-06-04 2006-06-28 삼성전자주식회사 메모리를 이용한 시스템 이중화 구현장치 및 방법
KR100891906B1 (ko) * 2006-08-18 2009-04-06 후지쯔 가부시끼가이샤 정보 처리 장치 및 그 제어 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100319782B1 (ko) * 1999-12-23 2002-01-09 오길록 동일한 저장장치를 물리적으로 공유하는 이중화 제어프로세서에서 저장장치의 데이터에 대한 일관성있는 접근보장 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06301568A (ja) * 1993-04-15 1994-10-28 Fujitsu Ltd ２重化プロセッサシステム

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100594033B1 (ko) * 1999-06-04 2006-06-28 삼성전자주식회사 메모리를 이용한 시스템 이중화 구현장치 및 방법
KR100411978B1 (ko) * 2001-01-22 2003-12-24 (주) 로커스네트웍스 내 고장성 시스템 및 이중화 방법
KR20030048503A (ko) * 2001-12-12 2003-06-25 주식회사 엘지이아이 이중화 서버 구조의 데이터 동기화를 위한 통신 시스템 및방법
KR100429899B1 (ko) * 2001-12-22 2004-05-03 한국전자통신연구원 Ｆｕｄｃｏｍ에 의한 결함허용 제어장치 및 방법
KR100891906B1 (ko) * 2006-08-18 2009-04-06 후지쯔 가부시끼가이샤 정보 처리 장치 및 그 제어 방법

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