JPH0635736A - 二重化処理装置 - Google Patents
二重化処理装置Info
- Publication number
- JPH0635736A JPH0635736A JP4187732A JP18773292A JPH0635736A JP H0635736 A JPH0635736 A JP H0635736A JP 4187732 A JP4187732 A JP 4187732A JP 18773292 A JP18773292 A JP 18773292A JP H0635736 A JPH0635736 A JP H0635736A
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- JP
- Japan
- Prior art keywords
- error
- cpu
- data
- processing
- judging
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Retry When Errors Occur (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【構成】この二重化処理装置は運用系および待機系とし
て互いに同期して運転する第１および第２の処理系を有
する。これら第１および第２の処理系の各各は、両方の
系にエラーが生じてないときのみ処理を進め、一方の系
がエラーを生じかつ他方の系がエラーを生じていないと
きにこの他方の系のデータを受信して正常動作を継続
し、エラー発生回数を計数し規定値を超えたときに障害
通知する。 【効果】一時的エラーによる一重化運転の必要性を回避
でき、アベイラビリテイを向上させることができる。
て互いに同期して運転する第１および第２の処理系を有
する。これら第１および第２の処理系の各各は、両方の
系にエラーが生じてないときのみ処理を進め、一方の系
がエラーを生じかつ他方の系がエラーを生じていないと
きにこの他方の系のデータを受信して正常動作を継続
し、エラー発生回数を計数し規定値を超えたときに障害
通知する。 【効果】一時的エラーによる一重化運転の必要性を回避
でき、アベイラビリテイを向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は二重化処理装置に関す
る。
る。
【０００２】
【従来の技術】従来の二重化処理装置において、両系が
同期して走行する構成では、一方の系でエラーを検出し
た時、その系を即座に切り離すことが必要であった。ま
た、一時的エラーであっても再試行を行なうと、エラー
を検出した系だけで再試行が行なわれるため、両系の動
作が不一致となり、二重化運転できないために切り離さ
ざるを得なかった。
同期して走行する構成では、一方の系でエラーを検出し
た時、その系を即座に切り離すことが必要であった。ま
た、一時的エラーであっても再試行を行なうと、エラー
を検出した系だけで再試行が行なわれるため、両系の動
作が不一致となり、二重化運転できないために切り離さ
ざるを得なかった。
【０００３】
【発明が解決しようとする課題】上記従来技術での問題
点は次のとおりである。すなわち、障害は固定的なもの
とは限らず一時的なエラーも有りうる。この一時的エラ
ーのために上記従来技術で述べたような理由で、二重化
装置が一重化運転に入ることはシステムのアベイラビリ
テイの低下を招くことになる。一重化運転期間が相対的
に長くなるため、その時発生する障害はシステムダウン
となる。
点は次のとおりである。すなわち、障害は固定的なもの
とは限らず一時的なエラーも有りうる。この一時的エラ
ーのために上記従来技術で述べたような理由で、二重化
装置が一重化運転に入ることはシステムのアベイラビリ
テイの低下を招くことになる。一重化運転期間が相対的
に長くなるため、その時発生する障害はシステムダウン
となる。
【０００４】本発明の目的は、片方の系だけでエラーが
発生した場合、一時的エラーと判定し他系のデータを使
用して処理を進めることにより、アベイラビリテイを向
上する。
発生した場合、一時的エラーと判定し他系のデータを使
用して処理を進めることにより、アベイラビリテイを向
上する。
【０００５】
【課題を解決するための手段】本発明の二重化処理装置
は、運用系および待機系として互いに同期して運転する
第１および第２の処理系を有し、これら第１および第２
の処理系の各各は、両方の系にエラーが生じていないと
きのみ処理を進める第１の手段と、一方の系がエラーを
生じかつ他方の系がエラーを生じていないときにこの他
方の系のデータを受信して正常動作を継続する第２の手
段と、エラー発生回数を計数し規定値を超えたときに障
害通知する第３の手段とを備える。
は、運用系および待機系として互いに同期して運転する
第１および第２の処理系を有し、これら第１および第２
の処理系の各各は、両方の系にエラーが生じていないと
きのみ処理を進める第１の手段と、一方の系がエラーを
生じかつ他方の系がエラーを生じていないときにこの他
方の系のデータを受信して正常動作を継続する第２の手
段と、エラー発生回数を計数し規定値を超えたときに障
害通知する第３の手段とを備える。
【０００６】
【実施例】図１は本発明の一実施例の構成を示し、各各
が二重化された処理回路（ＣＰＵ）とメモリとの間の情
報転送に適用した場合である。１，２は０系および１系
の処理回路（ＣＰＵ）である。３，４は０系および１系
のメモリである。また、図示を省略しているが、アクテ
イブ（運用）系装置指定レジスタが設けられ、このレジ
スタの第０ビットはＣＰＵ１，２のアクテイブ系を指定
（０なら０系ＣＰＵ１がアクテイブ）、かつ第１ビット
はメモリ３，４のアクテイブ系を指定（０なら０系メモ
リ３がアクテイブ）する。また、メモリとＣＰＵの間に
メインバス１９，２０、データアクノリッジ線７，８、
自系エラー通知線９，１０がある。ＣＰＵ１，２は他系
のメインバスとメートバス２１，２２を介して接続され
る。また、判定論理回路５，６、他系エラー通知線１
１，１２があり、判定論理回路５，６からはデータ切り
替え線１３，１４、正常通知線１５，１６がＣＰＵ１，
２に接続される。なお、メインバス１９，２０およびメ
ートバス２１，２２の各各はアドレスバスおよびデータ
バスから構成されている。
が二重化された処理回路（ＣＰＵ）とメモリとの間の情
報転送に適用した場合である。１，２は０系および１系
の処理回路（ＣＰＵ）である。３，４は０系および１系
のメモリである。また、図示を省略しているが、アクテ
イブ（運用）系装置指定レジスタが設けられ、このレジ
スタの第０ビットはＣＰＵ１，２のアクテイブ系を指定
（０なら０系ＣＰＵ１がアクテイブ）、かつ第１ビット
はメモリ３，４のアクテイブ系を指定（０なら０系メモ
リ３がアクテイブ）する。また、メモリとＣＰＵの間に
メインバス１９，２０、データアクノリッジ線７，８、
自系エラー通知線９，１０がある。ＣＰＵ１，２は他系
のメインバスとメートバス２１，２２を介して接続され
る。また、判定論理回路５，６、他系エラー通知線１
１，１２があり、判定論理回路５，６からはデータ切り
替え線１３，１４、正常通知線１５，１６がＣＰＵ１，
２に接続される。なお、メインバス１９，２０およびメ
ートバス２１，２２の各各はアドレスバスおよびデータ
バスから構成されている。
【０００７】二重化運転時の動作を説明する。この例で
はアクテイブ系がＣＰＵ，メモリ共に０系であるとして
説明する。従って、アクティブ系装置指定レジスタの第
０ビット、第１ビット共０となっている。ＣＰＵ１，２
は一般の情報処理装置と同じようにメモリ３，４から、
命令を読んだり、データを読み出して処理を行なう。Ｃ
ＰＵは対応のメインバスにアドレスを送出した後、メイ
ンバス上にアドレスストローブを出す。メモリはアドレ
スストローブによりアドレスを受取り、メモリ動作を開
始する。メモリデータが準備できると、メモリはデータ
をメインバスに送出し、データアクノリッジをＣＰＵに
返す。判定論理回路はデータアクノリッジによって、メ
インバス上のデータを引き取り、自系エラー通知線と他
系エラー通知線との両方にエラーが無いときのみ正常通
知線でＣＰＵの動作を先へ進める。ＣＰＵはこの正常通
知が返送されるまで停止する。メモリ内で何らかのエラ
ーを検出すると、メモリはエラー通知線を使用して判定
論理回路へメモリでエラーが発生したことを伝える。二
重化では０系ＣＰＵ１はメモリ３を使用し、１系ＣＰＵ
２はメモリ４を使用して、各系は全く同一の動作を行な
う。
はアクテイブ系がＣＰＵ，メモリ共に０系であるとして
説明する。従って、アクティブ系装置指定レジスタの第
０ビット、第１ビット共０となっている。ＣＰＵ１，２
は一般の情報処理装置と同じようにメモリ３，４から、
命令を読んだり、データを読み出して処理を行なう。Ｃ
ＰＵは対応のメインバスにアドレスを送出した後、メイ
ンバス上にアドレスストローブを出す。メモリはアドレ
スストローブによりアドレスを受取り、メモリ動作を開
始する。メモリデータが準備できると、メモリはデータ
をメインバスに送出し、データアクノリッジをＣＰＵに
返す。判定論理回路はデータアクノリッジによって、メ
インバス上のデータを引き取り、自系エラー通知線と他
系エラー通知線との両方にエラーが無いときのみ正常通
知線でＣＰＵの動作を先へ進める。ＣＰＵはこの正常通
知が返送されるまで停止する。メモリ内で何らかのエラ
ーを検出すると、メモリはエラー通知線を使用して判定
論理回路へメモリでエラーが発生したことを伝える。二
重化では０系ＣＰＵ１はメモリ３を使用し、１系ＣＰＵ
２はメモリ４を使用して、各系は全く同一の動作を行な
う。
【０００８】この時、例えば１系でエラーが検出される
と、自系エラー通知線１０と他系エラー通知線１１にエ
ラーが報告され、判定論理回路５，６は正常通知を行な
わない。このため両系ＣＰＵ１，２は停止する。このと
き、判定論理回路６はデータ切り替え線１４によって１
系ＣＰＵ２に対してメートバス２１を使用するように通
知する。これにより、正常データが１系ＣＰＵ２に送り
込まれる。同時に判定論理回路６はその内部のエラー回
数をカウントアップする。この回数が規定値を超えてい
る場合、判定論理回路６は１系ＣＰＵ２を障害として扱
い、障害報告線１７により０系ＣＰＵ１に障害を報告す
る。
と、自系エラー通知線１０と他系エラー通知線１１にエ
ラーが報告され、判定論理回路５，６は正常通知を行な
わない。このため両系ＣＰＵ１，２は停止する。このと
き、判定論理回路６はデータ切り替え線１４によって１
系ＣＰＵ２に対してメートバス２１を使用するように通
知する。これにより、正常データが１系ＣＰＵ２に送り
込まれる。同時に判定論理回路６はその内部のエラー回
数をカウントアップする。この回数が規定値を超えてい
る場合、判定論理回路６は１系ＣＰＵ２を障害として扱
い、障害報告線１７により０系ＣＰＵ１に障害を報告す
る。
【０００９】
【発明の効果】以上説明したように、本発明によれば、
待機系も運用系と同一の処理を行なう方式の二重化処理
装置において、一時的エラーにより一重化運転の必要性
を回避でき、アベイラビリテイを向上させることができ
る。
待機系も運用系と同一の処理を行なう方式の二重化処理
装置において、一時的エラーにより一重化運転の必要性
を回避でき、アベイラビリテイを向上させることができ
る。
【図１】本発明の一実施例を示す構成図である。
【符号の説明】 １，２ 処理回路 ３，４ メモリ ５，６ 判定論理回路 ７，８ データアクノリッジ線 ９，１０ 自系エラー通知線 １１，１２ 他系エラー通知線 １３，１４ データ切り替え線 １５，１６ 正常通知線 １７，１８ 障害報告線 １９，２０ メインバス ２１，２２ メートバス
Claims (2)
- 【請求項１】 運用系および待機系として互いに同期し
て運転する第１および第２の処理系を有し、これら第１
および第２の処理系の各各は、両方の系にエラーが生じ
ていないときのみ処理を進める第１の手段と、一方の系
がエラーを生じかつ他方の系がエラーを生じていないと
きにこの他方の系のデータを受信して正常動作を継続す
る第２の手段と、エラー発生回数を計数し規定値を超え
たときに障害通知する第３の手段とを備えることを特徴
とする二重化処理装置。 - 【請求項２】 前記第１および第２の処理系の各各はデ
ータを記憶する記憶手段を有し、前記エラーが前記記憶
手段において生じることを特徴とする請求項１記載の二
重化処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187732A JPH0635736A (ja) | 1992-07-15 | 1992-07-15 | 二重化処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187732A JPH0635736A (ja) | 1992-07-15 | 1992-07-15 | 二重化処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635736A true JPH0635736A (ja) | 1994-02-10 |
Family
ID=16211220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4187732A Withdrawn JPH0635736A (ja) | 1992-07-15 | 1992-07-15 | 二重化処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635736A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009040879A1 (ja) * | 2007-09-25 | 2009-04-02 | Fujitsu Limited | 情報処理装置及び制御方法 |
-
1992
- 1992-07-15 JP JP4187732A patent/JPH0635736A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009040879A1 (ja) * | 2007-09-25 | 2009-04-02 | Fujitsu Limited | 情報処理装置及び制御方法 |
| US8181064B2 (en) | 2007-09-25 | 2012-05-15 | Fujitsu Limited | Information processing apparatus for inhibiting instructions, saving and restoring internal information in response to abnormality in redundant processor system |
| JP5299281B2 (ja) * | 2007-09-25 | 2013-09-25 | 富士通株式会社 | 情報処理装置及び制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |