JPH06348604A - メモリコピー方式 - Google Patents
メモリコピー方式Info
- Publication number
- JPH06348604A JPH06348604A JP5134280A JP13428093A JPH06348604A JP H06348604 A JPH06348604 A JP H06348604A JP 5134280 A JP5134280 A JP 5134280A JP 13428093 A JP13428093 A JP 13428093A JP H06348604 A JPH06348604 A JP H06348604A
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- JP
- Japan
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- rewriting
- circuit
- main memory
- alarm
- mem
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 現用系／予備系の２重化構成において障害や
不一致が発生した場合に、現用系ＣＰＵのオンライン処
理を一時停止することなく不具合を修復する。 【構成】 コピー装置１００に、再書込み回路１５０，
アラーム通知回路１６０，アラームアドレス通知回路１
７０を設け、障害や不一致が発生した場合に、再書込み
回路１５０により１系ＭＥＭ６に再書込みをコピー装置
１００が自律的に行うことにより、０系ＭＥＭ５と１系
ＭＥＭ６の一致性を保つ。 【効果】 ＭＥＭ間の不一致や１系ＭＥＭ６に対するア
クセス障害を自動的に検出し、現用系０系ＣＰＵ３に負
荷をかけることなく、ＭＥＭ内容の修復を行うことが可
能である。
不一致が発生した場合に、現用系ＣＰＵのオンライン処
理を一時停止することなく不具合を修復する。 【構成】 コピー装置１００に、再書込み回路１５０，
アラーム通知回路１６０，アラームアドレス通知回路１
７０を設け、障害や不一致が発生した場合に、再書込み
回路１５０により１系ＭＥＭ６に再書込みをコピー装置
１００が自律的に行うことにより、０系ＭＥＭ５と１系
ＭＥＭ６の一致性を保つ。 【効果】 ＭＥＭ間の不一致や１系ＭＥＭ６に対するア
クセス障害を自動的に検出し、現用系０系ＣＰＵ３に負
荷をかけることなく、ＭＥＭ内容の修復を行うことが可
能である。
Description
【０００１】
【産業上の利用分野】本発明は、メモリコピー方式、特
に、現用系／予備系に２重化された中央処理装置，主記
憶装置がそれぞれ共通バスで接続され、両系の共通バス
間の主記憶アクセスデータをコピーするメモリコピー方
式に関する。
に、現用系／予備系に２重化された中央処理装置，主記
憶装置がそれぞれ共通バスで接続され、両系の共通バス
間の主記憶アクセスデータをコピーするメモリコピー方
式に関する。
【０００２】
【従来の技術】従来のメモリコピー方式は、特開昭５９
−１１２４９６号公報に記載のものがある。図２に、こ
の従来のメモリコピー方式の構成を示す。このメモリコ
ピー方式は、タイミング回路ＴＭＧ、比較回路ＣＭＰお
よびレジスタを備えている。また切替ゲートＳ１は、通
常現用中央制御装置ＣＣ０からの制御信号バスＣＢを予
備主記憶装置ＭＭ１に接続し、また切替ゲートＳ２は、
通常現用中央制御装置ＣＣ０からの書込みデータバスＷ
ＤＢを予備主記憶装置ＭＭ１に接続している。
−１１２４９６号公報に記載のものがある。図２に、こ
の従来のメモリコピー方式の構成を示す。このメモリコ
ピー方式は、タイミング回路ＴＭＧ、比較回路ＣＭＰお
よびレジスタを備えている。また切替ゲートＳ１は、通
常現用中央制御装置ＣＣ０からの制御信号バスＣＢを予
備主記憶装置ＭＭ１に接続し、また切替ゲートＳ２は、
通常現用中央制御装置ＣＣ０からの書込みデータバスＷ
ＤＢを予備主記憶装置ＭＭ１に接続している。
【０００３】図３は、動作を説明するためのタイムチャ
ートである。図３（ａ）において、現用中央制御装置Ｃ
Ｃ０が第一周期Ｔ１において現用および予備主記憶装置
ＭＭ０およびＭＭ１にアドレスａおよび読出し信号ｒｃ
を伝達すると、現用主記憶装置ＭＭ０は受信したアドレ
スａの記憶内容を読出しデータｒｄ０として現用中央制
御装置ＣＣ０、比較回路ＣＭＰおよびレジスタＲＥＧに
伝達し、また予備主記憶装置ＭＭ１は受信したアドレス
ａの記憶内容を読出しデータｒｄ１として予備中央制御
装置ＣＣ１および比較回路ＣＭＰに伝達する。比較回路
ＣＭＰは、現用および予備主記憶装置ＭＭ０およびＭＭ
１から受信した読出しデータｒｄ０およびｒｄ１を比較
し、両者の一致を検出すれば不一致信号ｎｅを出力しな
い。その結果、現用中央制御装置ＣＣ０はなんら書込み
動作を行うことなく、直ちに現用および予備主記憶装置
ＭＭ０およびＭＭ１の次のアドレスａからの読出しデー
タｒｄ０およびｒｄ１の比較動作（第一周期Ｔ１）を開
始する。
ートである。図３（ａ）において、現用中央制御装置Ｃ
Ｃ０が第一周期Ｔ１において現用および予備主記憶装置
ＭＭ０およびＭＭ１にアドレスａおよび読出し信号ｒｃ
を伝達すると、現用主記憶装置ＭＭ０は受信したアドレ
スａの記憶内容を読出しデータｒｄ０として現用中央制
御装置ＣＣ０、比較回路ＣＭＰおよびレジスタＲＥＧに
伝達し、また予備主記憶装置ＭＭ１は受信したアドレス
ａの記憶内容を読出しデータｒｄ１として予備中央制御
装置ＣＣ１および比較回路ＣＭＰに伝達する。比較回路
ＣＭＰは、現用および予備主記憶装置ＭＭ０およびＭＭ
１から受信した読出しデータｒｄ０およびｒｄ１を比較
し、両者の一致を検出すれば不一致信号ｎｅを出力しな
い。その結果、現用中央制御装置ＣＣ０はなんら書込み
動作を行うことなく、直ちに現用および予備主記憶装置
ＭＭ０およびＭＭ１の次のアドレスａからの読出しデー
タｒｄ０およびｒｄ１の比較動作（第一周期Ｔ１）を開
始する。
【０００４】次に図３（ｂ）において、現用中央制御装
置ＣＣ０が第一周期Ｔ１において現用および予備主記憶
装置ＭＭ０およびＭＭ１にアドレスａおよび読出し信号
ｒｃを伝達し、現用主記憶装置ＭＭ０が受信したアドレ
スａの記憶内容を読出しデータｒｄ０として現用中央制
御装置ＣＣ０、比較回路ＣＭＰおよびレジスタＲＥＧに
伝達し、また予備主記憶装置ＭＭ１が受信したアドレス
ａの記憶内容を読出しデータｒｄ１として予備中央制御
装置ＣＣ１および比較回路ＣＭＰに伝達し、比較回路Ｃ
ＭＰが現用および予備主記憶装置ＭＭ０およびＭＭ１か
ら受信した読出しデータｒｄ０およびｒｄ１を比較した
結果、両者の不一致を検出すると不一致信号ｎｅを出力
し、タイミング回路ＴＭＧに伝達する。不一致信号ｎｅ
を受信したタイミング回路ＴＭＧは、現用中央制御装置
ＣＣ０にウェイト信号ｗｔを伝達し、またレジスタＲＥ
Ｇに保持信号ｈｄを伝達し、更に切替ゲートＳ１に書込
み信号ｗｃ１を伝達する。ウェイト信号ｗｔを受信した
現用中央制御装置ＣＣ０は、現用および予備主記憶装置
ＭＭ０およびＭＭ１の次のアドレスａに対する読出し動
作を一周期延期する。また保持信号ｈｄを受信したレジ
スタＲＥＧは、現用主記憶装置ＭＭ０から受信した読出
しデータｒｄ０を蓄積し、書込みデータｗｄ１として切
替ゲートＳ２に伝達する。次にタイミング回路ＴＭＧ
は、第二周期Ｔ２において切替ゲートＳ１およびＳ２に
切替信号ｓｗを伝達する。その結果、切替ゲートＳ１
は、現用中央制御装置ＣＣ０からの制御信号バスＣＢを
予備主記憶装置ＭＭ１から切離し、タイミング回路ＴＭ
Ｇから受信する書込み信号ｗｃ１を予備主記憶装置ＭＭ
１に伝達し、また切替ゲートＳ２は、現用中央制御装置
ＣＣ０からの書込みデータバスＷＤＢを予備主記憶装置
ＭＭ１から切離し、レジスタＲＥＧから伝達される書込
みデータｗｄ１を予備主記憶装置ＭＭ１に伝達する。そ
の結果、予備主記憶装置ＭＭ１は、第一周期Ｔ１以来現
用中央制御装置ＣＣ０から伝達されているアドレスａに
対し、レジスタＲＥＧから切替ゲートＳ２を介して伝達
される書込みデータｗｄ１を書込む。その結果予備主記
憶装置ＭＭ１のアドレスａには、現用主記憶装置ＭＭ０
の同一アドレスａの記憶内容が複写される。
置ＣＣ０が第一周期Ｔ１において現用および予備主記憶
装置ＭＭ０およびＭＭ１にアドレスａおよび読出し信号
ｒｃを伝達し、現用主記憶装置ＭＭ０が受信したアドレ
スａの記憶内容を読出しデータｒｄ０として現用中央制
御装置ＣＣ０、比較回路ＣＭＰおよびレジスタＲＥＧに
伝達し、また予備主記憶装置ＭＭ１が受信したアドレス
ａの記憶内容を読出しデータｒｄ１として予備中央制御
装置ＣＣ１および比較回路ＣＭＰに伝達し、比較回路Ｃ
ＭＰが現用および予備主記憶装置ＭＭ０およびＭＭ１か
ら受信した読出しデータｒｄ０およびｒｄ１を比較した
結果、両者の不一致を検出すると不一致信号ｎｅを出力
し、タイミング回路ＴＭＧに伝達する。不一致信号ｎｅ
を受信したタイミング回路ＴＭＧは、現用中央制御装置
ＣＣ０にウェイト信号ｗｔを伝達し、またレジスタＲＥ
Ｇに保持信号ｈｄを伝達し、更に切替ゲートＳ１に書込
み信号ｗｃ１を伝達する。ウェイト信号ｗｔを受信した
現用中央制御装置ＣＣ０は、現用および予備主記憶装置
ＭＭ０およびＭＭ１の次のアドレスａに対する読出し動
作を一周期延期する。また保持信号ｈｄを受信したレジ
スタＲＥＧは、現用主記憶装置ＭＭ０から受信した読出
しデータｒｄ０を蓄積し、書込みデータｗｄ１として切
替ゲートＳ２に伝達する。次にタイミング回路ＴＭＧ
は、第二周期Ｔ２において切替ゲートＳ１およびＳ２に
切替信号ｓｗを伝達する。その結果、切替ゲートＳ１
は、現用中央制御装置ＣＣ０からの制御信号バスＣＢを
予備主記憶装置ＭＭ１から切離し、タイミング回路ＴＭ
Ｇから受信する書込み信号ｗｃ１を予備主記憶装置ＭＭ
１に伝達し、また切替ゲートＳ２は、現用中央制御装置
ＣＣ０からの書込みデータバスＷＤＢを予備主記憶装置
ＭＭ１から切離し、レジスタＲＥＧから伝達される書込
みデータｗｄ１を予備主記憶装置ＭＭ１に伝達する。そ
の結果、予備主記憶装置ＭＭ１は、第一周期Ｔ１以来現
用中央制御装置ＣＣ０から伝達されているアドレスａに
対し、レジスタＲＥＧから切替ゲートＳ２を介して伝達
される書込みデータｗｄ１を書込む。その結果予備主記
憶装置ＭＭ１のアドレスａには、現用主記憶装置ＭＭ０
の同一アドレスａの記憶内容が複写される。
【０００５】
【発明が解決しようとする課題】この従来のコピー方式
では、主記憶装置が同期運転していることが前提であ
り、また、不一致発生時に現用系処理にウェイトが挿入
され現用側の処理能力が低下し、また、間欠障害時に自
動的に修復できないという問題点があった。また、現用
系中央処理装置は、障害アドレスを認知することができ
なかった。
では、主記憶装置が同期運転していることが前提であ
り、また、不一致発生時に現用系処理にウェイトが挿入
され現用側の処理能力が低下し、また、間欠障害時に自
動的に修復できないという問題点があった。また、現用
系中央処理装置は、障害アドレスを認知することができ
なかった。
【０００６】本発明の目的は、このような問題点を解決
したメモリコピー方式を提供することにある。
したメモリコピー方式を提供することにある。
【０００７】
【課題を解決するための手段】本発明のメモリコピー方
式は、障害検出回路または不一致検出回路からの出力結
果により自動的に予備系主記憶に対して再書込みを行う
再書込み手段と、再書込み失敗時に現用系中央処理装置
へアラーム通知する手段と、再書込み失敗時のアドレス
情報を現用系中央処理装置へ通知する手段と、を備える
ことを特徴とする。
式は、障害検出回路または不一致検出回路からの出力結
果により自動的に予備系主記憶に対して再書込みを行う
再書込み手段と、再書込み失敗時に現用系中央処理装置
へアラーム通知する手段と、再書込み失敗時のアドレス
情報を現用系中央処理装置へ通知する手段と、を備える
ことを特徴とする。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１は、本発明の一実施例のブロック図で
ある（０系アクト，１系スタンバイ状態でコピー装置１
００の片方向分のみを示す）。
ある（０系アクト，１系スタンバイ状態でコピー装置１
００の片方向分のみを示す）。
【００１０】０系中央処理装置（以下、ＣＰＵ）３と、
０系主記憶装置（以下、ＭＥＭ）５と、コピー装置１０
０とは、０系バス１にて接続され、１系ＣＰＵ４と１系
ＭＥＭ６とコピー装置１００とは、１系バス２にて接続
されており、０系側がアクト系、１系側がスタンバイ系
に設定されていると仮定する。
０系主記憶装置（以下、ＭＥＭ）５と、コピー装置１０
０とは、０系バス１にて接続され、１系ＣＰＵ４と１系
ＭＥＭ６とコピー装置１００とは、１系バス２にて接続
されており、０系側がアクト系、１系側がスタンバイ系
に設定されていると仮定する。
【００１１】コピー装置１００は、０系バスインタフェ
ース１１０，１系バスインタフェース１１１，キューメ
モリ１２０，不一致検出回路１３０，障害検出回路１４
０，再書込み回路１５０、アラーム通知回路１６０，ア
ラームアドレス通知回路１７０より構成される。
ース１１０，１系バスインタフェース１１１，キューメ
モリ１２０，不一致検出回路１３０，障害検出回路１４
０，再書込み回路１５０、アラーム通知回路１６０，ア
ラームアドレス通知回路１７０より構成される。
【００１２】コピー装置１００内の各構成要素につき説
明する。
明する。
【００１３】０系バスインタフェース１１０は、０系Ｃ
ＰＵ３からのＩＯアクセスにより各種制御やステータス
返送を行い、また、０系バス１上のメモリアクセスを常
時スキャンしており、メモリアクセスが発生した場合に
メモリアクセス情報（アドレス，データ，リード／ライ
ト等）をキューメモリ１２０に書込む。アラーム通知回
路１６０から通知を受けると、アラーム（割込み等）を
０系ＣＰＵ３へ通知する。０系ＣＰＵ３からのＩＯアク
セスにより、アラームアドレス通知回路１７０で保持し
ているアラームアドレスを０系ＣＰＵ３へ通知する。
ＰＵ３からのＩＯアクセスにより各種制御やステータス
返送を行い、また、０系バス１上のメモリアクセスを常
時スキャンしており、メモリアクセスが発生した場合に
メモリアクセス情報（アドレス，データ，リード／ライ
ト等）をキューメモリ１２０に書込む。アラーム通知回
路１６０から通知を受けると、アラーム（割込み等）を
０系ＣＰＵ３へ通知する。０系ＣＰＵ３からのＩＯアク
セスにより、アラームアドレス通知回路１７０で保持し
ているアラームアドレスを０系ＣＰＵ３へ通知する。
【００１４】１系バスインタフェース１１１は、キュー
メモリ１２０からメモリアクセス情報を読出し、ライト
アクセスの場合、１系ＭＥＭ６に対して読出したアドレ
スとデータを書込み、リードアクセスの場合、１系ＭＥ
Ｍ６に対して読出したアドレスより読出しを行い、不一
致検出回路１３０に対し読出しデータを通知する。
メモリ１２０からメモリアクセス情報を読出し、ライト
アクセスの場合、１系ＭＥＭ６に対して読出したアドレ
スとデータを書込み、リードアクセスの場合、１系ＭＥ
Ｍ６に対して読出したアドレスより読出しを行い、不一
致検出回路１３０に対し読出しデータを通知する。
【００１５】キューメモリ１２０は、アクト系のメモリ
アクセス情報を随時保持する。
アクセス情報を随時保持する。
【００１６】不一致検出回路１３０は、メモリリードア
クセス時のキューメモリ１２０から読出されたデータと
１系バスインタフェース１１１より受信した１系ＭＥＭ
６のメモリリードデータを比較し、不一致を検出した場
合、再書込み回路１５０へ通知する。
クセス時のキューメモリ１２０から読出されたデータと
１系バスインタフェース１１１より受信した１系ＭＥＭ
６のメモリリードデータを比較し、不一致を検出した場
合、再書込み回路１５０へ通知する。
【００１７】障害検出回路１４０は、コピー動作中（１
系バス２に対するメモリアクセス中）に発生した障害
（バスエラー，受信データパリティエラー等）を検出
し、障害検出時に再書込み回路１５０およびアラーム通
知回路１６０へ通知する。
系バス２に対するメモリアクセス中）に発生した障害
（バスエラー，受信データパリティエラー等）を検出
し、障害検出時に再書込み回路１５０およびアラーム通
知回路１６０へ通知する。
【００１８】再書込み回路１５０は、キューメモリ１２
０から０系バスインタフェース１１０より読出されたメ
モリアクセス情報をその都度保持し、不一致検出回路１
３０または障害検出回路１４０より通知があった場合
に、１系バスインタフェース１１１を介して１系ＭＥＭ
６に対してメモリ書込み動作を行う。また、再書込み動
作中は、再書込み中通知をアラーム通知回路１６０に対
して送出する。
０から０系バスインタフェース１１０より読出されたメ
モリアクセス情報をその都度保持し、不一致検出回路１
３０または障害検出回路１４０より通知があった場合
に、１系バスインタフェース１１１を介して１系ＭＥＭ
６に対してメモリ書込み動作を行う。また、再書込み動
作中は、再書込み中通知をアラーム通知回路１６０に対
して送出する。
【００１９】アラーム通知回路１６０は再書込み回路１
５０より再書込み中通知を受信中に障害検出回路１４０
より障害通知を受信するとアラームアドレスラッチ信号
をアラームアドレス通知回路へ通知するとともに０系バ
スインタフェース１１０を介して０系ＣＰＵ３へ割込み
通知する。
５０より再書込み中通知を受信中に障害検出回路１４０
より障害通知を受信するとアラームアドレスラッチ信号
をアラームアドレス通知回路へ通知するとともに０系バ
スインタフェース１１０を介して０系ＣＰＵ３へ割込み
通知する。
【００２０】アラームアドレス通知回路１７０は、アラ
ーム通知回路１６０よりアラームアドレスラッチ信号を
受信すると、再書込み回路１５０にて保持しているアド
レス情報を読出し保持し、０系ＣＰＵ３が０系バスイン
タフェース１１０を介して読出し要求を行った時点でア
ドレス情報を送出する。
ーム通知回路１６０よりアラームアドレスラッチ信号を
受信すると、再書込み回路１５０にて保持しているアド
レス情報を読出し保持し、０系ＣＰＵ３が０系バスイン
タフェース１１０を介して読出し要求を行った時点でア
ドレス情報を送出する。
【００２１】次に全体の動作について説明する。
【００２２】０系ＣＰＵ３が０系バス１を介して０系Ｍ
ＥＭ５に対してメモリアクセスを行った場合、コピー装
置１００は０系バスインタフェース１１０にてスキャン
したメモリアクセス情報をその都度キューメモリ１２０
に書込む。１系バスインタフェース１１１は、キューメ
モリ１２０にデータが書込まれていると、その情報を読
出し１系バス２を介して１系ＭＥＭ６に対してメモリア
クセスを行う。１系バスインタフェース１１１による１
系ＭＥＭ６に対するメモリアクセスにおいて、再書込み
回路１５０はメモリアクセス情報を保持しておき、障害
検出回路１４０にて障害が検出されなければ、そのまま
メモリアクセスが終了する。しかし、障害検出回路１４
０にて障害を検出するか、リードアクセス時に不一致検
出回路１３０にて不一致を検出した場合は、再書込み回
路１５０に保持された内容を、１系バスインタフェース
１１１を介して１系ＭＥＭ６に再書込みを行い、メモリ
の内容を修復する。
ＥＭ５に対してメモリアクセスを行った場合、コピー装
置１００は０系バスインタフェース１１０にてスキャン
したメモリアクセス情報をその都度キューメモリ１２０
に書込む。１系バスインタフェース１１１は、キューメ
モリ１２０にデータが書込まれていると、その情報を読
出し１系バス２を介して１系ＭＥＭ６に対してメモリア
クセスを行う。１系バスインタフェース１１１による１
系ＭＥＭ６に対するメモリアクセスにおいて、再書込み
回路１５０はメモリアクセス情報を保持しておき、障害
検出回路１４０にて障害が検出されなければ、そのまま
メモリアクセスが終了する。しかし、障害検出回路１４
０にて障害を検出するか、リードアクセス時に不一致検
出回路１３０にて不一致を検出した場合は、再書込み回
路１５０に保持された内容を、１系バスインタフェース
１１１を介して１系ＭＥＭ６に再書込みを行い、メモリ
の内容を修復する。
【００２３】また、再書込み回路１５０にて１系ＭＥＭ
６に対する再書込み実行中に障害検出回路１４０にて障
害が検出された場合、アラーム通知回路１６０は０系バ
スインタフェース１１０を介して０系ＣＰＵ３へ割込み
通知する。０系ＣＰＵ３は割込みを受信後、障害アドレ
スが必要な場合はアラームアドレス通知回路１７０より
障害アドレスを読出す。障害アドレスは、ＭＥＭが複数
存在する場合の障害ＭＥＭの特定等に使用される。
６に対する再書込み実行中に障害検出回路１４０にて障
害が検出された場合、アラーム通知回路１６０は０系バ
スインタフェース１１０を介して０系ＣＰＵ３へ割込み
通知する。０系ＣＰＵ３は割込みを受信後、障害アドレ
スが必要な場合はアラームアドレス通知回路１７０より
障害アドレスを読出す。障害アドレスは、ＭＥＭが複数
存在する場合の障害ＭＥＭの特定等に使用される。
【００２４】
【発明の効果】以上説明したように本発明によれば、障
害や不一致検出時にコピー装置がアクト等のＣＰＵの処
理をとめることなく自動的にＭＥＭの不具合内容を修復
し、メモリの一致を保つことができ、たとえ再書込みが
失敗してもＣＰＵへ通知し、かつ障害アドレスを保持し
ているため障害ＭＥＭの切分けに使用できるという効果
を有する。
害や不一致検出時にコピー装置がアクト等のＣＰＵの処
理をとめることなく自動的にＭＥＭの不具合内容を修復
し、メモリの一致を保つことができ、たとえ再書込みが
失敗してもＣＰＵへ通知し、かつ障害アドレスを保持し
ているため障害ＭＥＭの切分けに使用できるという効果
を有する。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【図２】従来のメモリコピー方式のブロック図である。
【図３】従来のメモリコピー方式の動作を説明するため
のタイムチャートである。
のタイムチャートである。
１ ０系バス ２ １系バス ３ ０系ＣＰＵ ４ １系ＣＰＵ ５ ０系ＭＥＭ ６ １系ＭＥＭ １００ コピー装置 １１０ ０系バスインタフェース １１１ １系バスインタフェース １２０ キューメモリ １３０ 不一致検出回路 １４０ 障害検出回路 １５０ 再書込み回路 １６０ アラーム通知回路 １７０ アラームアドレス通知回路
Claims (2)
- 【請求項１】障害検出回路または不一致検出回路からの
出力結果により自動的に予備系主記憶に対して再書込み
を行う再書込み手段と、 再書込み失敗時に現用系中央処理装置へアラーム通知す
る手段と、 再書込み失敗時のアドレス情報を現用系中央処理装置へ
通知する手段と、を備えることを特徴とするメモリコピ
ー方式。 - 【請求項２】２重化された中央処理装置，主記憶装置が
それぞれ共通バスで接続され、前記両系の前記共通バス
間の主記憶装置アクセスデータをコピーするコピー装置
において、 主記憶装置アクセス情報を一時的に蓄積するキューメモ
リと、 予備系主記憶装置アクセスに対するアラーム検出回路
と、 前記キューメモリの内容と前記予備系主記憶装置から読
出した内容を比較し不一致を検出するデータ比較回路
と、 前記アラーム検出回路または前記データ比較回路の出力
結果により自動的に予備系主記憶装置に対して再書込み
を行う再書込み手段と、 再書込み失敗時に前記現用系中央処理装置へアラーム通
知をする手段と、 再書込み失敗時のアドレス情報を前記現用系中央処理装
置へ通知する手段と、を有することを特徴とするメモリ
コピー方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5134280A JPH06348604A (ja) | 1993-06-04 | 1993-06-04 | メモリコピー方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5134280A JPH06348604A (ja) | 1993-06-04 | 1993-06-04 | メモリコピー方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06348604A true JPH06348604A (ja) | 1994-12-22 |
Family
ID=15124596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5134280A Pending JPH06348604A (ja) | 1993-06-04 | 1993-06-04 | メモリコピー方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06348604A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008198005A (ja) * | 2007-02-14 | 2008-08-28 | Toshiba Corp | 放送素材処理装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5160422A (en) * | 1974-11-25 | 1976-05-26 | Hitachi Ltd | Fuairuno 2 jugakino hoshiki |
| JPS6134645A (ja) * | 1984-07-27 | 1986-02-18 | Hitachi Ltd | 二重化メモリ制御方式 |
| JPS6175445A (ja) * | 1984-09-21 | 1986-04-17 | Toshiba Corp | 記憶制御方式 |
| JPH0434632A (ja) * | 1990-05-31 | 1992-02-05 | Nec Corp | メモリシステム |
| JPH05134889A (ja) * | 1991-11-08 | 1993-06-01 | Yamatake Honeywell Co Ltd | プロセスコントローラの冗長方式 |
-
1993
- 1993-06-04 JP JP5134280A patent/JPH06348604A/ja active Pending
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