JP4411160B2 - 電源断サポートを有するデータ処理装置に診断操作を実行する装置と方法 - Google Patents
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- 238000012545 processing Methods 0.000 title claims description 105
- 238000000034 method Methods 0.000 title claims description 17
- 230000008859 change Effects 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 238000001514 detection method Methods 0.000 claims 4
- 238000003745 diagnosis Methods 0.000 claims 3
- 230000007246 mechanism Effects 0.000 description 15
- 230000007704 transition Effects 0.000 description 6
- 238000013461 design Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000009118 appropriate response Effects 0.000 description 2
- LHMQDVIHBXWNII-UHFFFAOYSA-N 3-amino-4-methoxy-n-phenylbenzamide Chemical compound C1=C(N)C(OC)=CC=C1C(=O)NC1=CC=CC=C1 LHMQDVIHBXWNII-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008672 reprogramming Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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Classifications
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Quality & Reliability (AREA)
- Computer Hardware Design (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
- Debugging And Monitoring (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
データ処理を実行可能なデータ処理回路と、
前記データ処理回路に結合され、前記データ処理回路に診断操作を実行可能な診断インタフェース回路であって、前記データ処理回路は、前記診断インタフェース回路が前記データ処理回路に対して少なくとも一部の診断操作を実行不能である第1状態と、前記診断インタフェース回路が前記データ処理回路に対して前記少なくとも一部の診断操作を実行可能である第2状態との間を切換え可能である、前記診断インタフェース回路と、
診断トランザクションバスを介して前記診断インタフェース回路に結合され、前記診断インタフェース回路に診断トランザクション要求を発行するよう動作可能な診断トランザクション要求マスタ回路と、を含み、
前記診断インタフェース回路は前記診断トランザクション要求マスタから受信した診断トランザクション要求に応答し、前記データ処理回路は前記第1状態にあって、前記診断トランザクション要求マスタに診断バストランザクションエラー信号を返す、
データを処理する装置を提供する。
データ処理回路によりデータ処理を実行する段階と、
前記データ処理回路に結合された診断インタフェース回路により前記データ処理回路に診断操作を実行する段階であって、前記データ処理回路は、前記診断インタフェース回路が前記データ処理回路に対して少なくとも一部の診断操作を実行不能である第1状態と、前記診断インタフェース回路が前記データ処理回路に対して前記少なくとも一部の診断操作を実行可能である第2状態との間を切換え可能である、前記診断操作を実行する段階と、
前記診断インタフェース回路に診断トランザクションバスを介して結合された診断トランザクション要求マスタ回路により前記診断インタフェース回路へ診断トランザクション要求を発行する段階と、を含み、
前記データ処理回路が前記第1状態にある時に受信した診断トランザクション要求に応答して、診断バストランザクションエラー信号を返す段階と、
を含むデータを処理する方法を提供する。
4、6 CPU
8 DSP回路
12 データアクセスポート
14 診断トランザクションバス
16、18、20 診断インタフェース回路
22 トランザクション制御器
24 診断レジスタ
26 IDレジスタ
28 診断制御レジスタ
30 スティッキイビット・ラッチ
Claims (12)
- データを処理する装置において、
データ処理を実行可能なデータ処理回路と、
前記データ処理回路に結合され、前記データ処理回路に診断操作を実行可能な診断インタフェース回路であって、前記データ処理回路は、前記診断インタフェース回路が前記データ処理回路に対して少なくとも一部の診断操作を実行不能である第1状態と、前記診断インタフェース回路が前記データ処理回路に対して前記少なくとも一部の診断操作を実行可能である第2状態との間を切換え可能であり、前記診断インタフェース回路は前記データ処理回路が前記第1状態にあるか前記第2状態にあるかを検出する手段を含む、前記診断インタフェース回路と、
診断トランザクションバスを介して前記診断インタフェース回路に結合され、前記診断インタフェース回路に診断トランザクション要求を発行するよう動作可能な診断トランザクション要求マスタ回路と、を含み、
前記診断インタフェース回路は前記診断トランザクション要求マスタ回路から受信した診断トランザクション要求に応答し、前記データ処理回路は前記第1状態にあって、前記診断トランザクション要求マスタ回路に診断バストランザクションエラー信号を返し、
前記データ処理回路は前記第2状態と前記第1状態との間を切り換えられた後も、診断バストランザクションエラー信号の発生をクリアする要求が出されるまで、前記診断インタフェース回路は前記診断トランザクション要求マスタ回路に前記診断バストランザクションエラー信号を返し続けるよう動作可能である、
データを処理する装置。 - 請求項1記載の装置において、前記データ処理回路は前記第1状態時に低電力消費状態にあり、前記データ処理回路は前記第2状態時に動作状態にある装置。
- 請求項2記載の装置において、前記診断インタフェース回路は前記データ処理回路が前記第1状態にある時も電源が入ったままである、装置。
- 請求項1記載の装置において、それぞれ診断インタフェース回路を有し、前記診断トランザクションバスを介して前記診断トランザクション要求マスタ回路に結合される複数個のデータ処理回路を含む、装置。
- 請求項1記載の装置において、前記診断インタフェース回路は状態変化検出回路を含み、前記データ処理回路が前記第2状態から前記第1状態に変化したことを前記状態変化検出回路が検出した時に前記診断インタフェース回路内の状態変化指示ラッチが第1ラッチ状態になるように動作し、前記状態変化指示ラッチは前記診断トランザクション要求マスタ回路が診断バストランザクションエラー信号発生のクリアを要求した時に第2ラッチ状態になるように動作し、前記診断インタフェース回路は前記状態変化指示ラッチが前記第1ラッチ状態になっている時に診断トランザクション要求に応答して診断バストランザクションエラー信号を発生するように動作する、装置。
- 請求項1記載の装置において、システムオンチップ集積回路を含む装置。
- データを処理する方法において、
データ処理回路によりデータ処理を実行する段階と、
前記データ処理回路に結合された診断インタフェース回路により前記データ処理回路に診断操作を実行する段階であって、前記データ処理回路は、前記診断インタフェース回路が前記データ処理回路に対して少なくとも一部の診断操作を実行不能である第1状態と、前記診断インタフェース回路が前記データ処理回路に対して前記少なくとも一部の診断操作を実行可能である第2状態との間を切換え可能である、前記診断操作を実行する段階と、
前記診断インタフェース回路に診断トランザクションバスを介して結合された診断トランザクション要求マスタ回路により前記診断インタフェース回路へ診断トランザクション要求を発行する段階と、を含み
前記データ処理回路が前記第1状態にあるか前記第2状態にあるかを検出する段階と、
前記データ処理回路が前記第1状態にある時に受信した診断トランザクション要求に応答して、診断バストランザクションエラー信号を返す段階を含み、
前記データ処理回路が前記第2状態と前記第1状態との間を切り換えられた後も、診断バストランザクションエラー信号の発生をクリアする要求が出されるまで、前記診断インタフェース回路は前記診断トランザクション要求マスタ回路に前記診断バストランザクションエラー信号を返し続けるよう動作可能である、
データを処理する方法。 - 請求項7記載の方法において、前記データ処理回路は前記第1状態時に低電力消費状態にあり、前記データ処理回路は前記第2状態時に動作状態にある方法。
- 請求項8記載の方法において、前記診断インタフェース回路は前記データ処理回路が前記第1状態にある時も電源が入ったままである、方法。
- 請求項7記載の方法において、それぞれ診断インタフェース回路を有し、前記診断トランザクションバスを介して前記診断トランザクション要求マスタ回路に結合される複数個のデータ処理回路を含む、方法。
- 請求項7記載の方法において、前記診断インタフェース回路は状態変化検出回路を含み、前記データ処理回路が前記第2状態から前記第1状態に変化したことを前記状態変化検出回路が検出した時に前記診断インタフェース回路内の状態変化指示ラッチが第1ラッチ状態になるように動作し、前記状態変化指示ラッチは前記診断トランザクション要求マスタ回路が診断バストランザクションエラー信号発生のクリアを要求した時に第2ラッチ状態になるように動作し、前記診断インタフェース回路は前記状態変化指示ラッチが前記第1ラッチ状態にある時に診断トランザクション要求に応答して診断バストランザクションエラー信号を発生するよう動作する、方法。
- 請求項7記載の方法において、システムオンチップ集積回路を含む方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/801,131 US7228457B2 (en) | 2004-03-16 | 2004-03-16 | Performing diagnostic operations upon a data processing apparatus with power down support |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2005267595A JP2005267595A (ja) | 2005-09-29 |
JP2005267595A5 JP2005267595A5 (ja) | 2006-11-09 |
JP4411160B2 true JP4411160B2 (ja) | 2010-02-10 |
Family
ID=32825750
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004243068A Active JP4411160B2 (ja) | 2004-03-16 | 2004-08-24 | 電源断サポートを有するデータ処理装置に診断操作を実行する装置と方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7228457B2 (ja) |
JP (1) | JP4411160B2 (ja) |
GB (1) | GB2412199B (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7426659B2 (en) * | 2004-03-16 | 2008-09-16 | Arm Limited | Forced diagnostic entry upon power-up |
US7213172B2 (en) * | 2004-03-31 | 2007-05-01 | Intel Corporation | Debugging power management |
KR101092438B1 (ko) * | 2004-08-05 | 2011-12-13 | 엘지전자 주식회사 | 케이블 방송 수신기 및 그의 진단 방법 |
EP1830268B1 (en) * | 2006-03-03 | 2019-05-08 | STMicroelectronics (Research & Development) Limited | Multiple purpose integrated circuit |
JP4836732B2 (ja) * | 2006-09-27 | 2011-12-14 | 富士通株式会社 | 情報処理装置 |
FR2948785B1 (fr) * | 2009-07-28 | 2011-08-26 | St Ericsson Grenoble Sas | Terminateur de transaction |
GB2481385B (en) * | 2010-06-21 | 2018-08-15 | Advanced Risc Mach Ltd | Tracing speculatively executed instructions |
CN102759980B (zh) * | 2011-04-29 | 2016-01-20 | 晨星软件研发(深圳)有限公司 | 多核心电子系统及其速率调节装置 |
US10013299B2 (en) * | 2015-09-16 | 2018-07-03 | Microsoft Technology Licensing, Llc | Handling crashes of a device's peripheral subsystems |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5153881A (en) * | 1989-08-01 | 1992-10-06 | Digital Equipment Corporation | Method of handling errors in software |
JP2793427B2 (ja) | 1992-04-08 | 1998-09-03 | 株式会社東芝 | 半導体装置 |
US6000040A (en) * | 1996-10-29 | 1999-12-07 | Compaq Computer Corporation | Method and apparatus for diagnosing fault states in a computer system |
US6249885B1 (en) * | 1997-05-13 | 2001-06-19 | Karl S. Johnson | Method for managing environmental conditions of a distributed processor system |
US6202160B1 (en) * | 1997-05-13 | 2001-03-13 | Micron Electronics, Inc. | System for independent powering of a computer system |
US6134668A (en) * | 1997-05-13 | 2000-10-17 | Micron Electronics, Inc. | Method of selective independent powering of portion of computer system through remote interface from remote interface power supply |
US6735706B2 (en) * | 2000-12-06 | 2004-05-11 | Lattice Semiconductor Corporation | Programmable power management system and method |
JP2002304236A (ja) | 2001-04-05 | 2002-10-18 | Hitachi Ltd | 監視システム |
US6982500B2 (en) | 2002-03-11 | 2006-01-03 | Intel Corporation | Power-down scheme for an on-die voltage differentiator design |
-
2004
- 2004-03-16 US US10/801,131 patent/US7228457B2/en active Active
- 2004-06-22 GB GB0413981A patent/GB2412199B/en active Active
- 2004-08-24 JP JP2004243068A patent/JP4411160B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
US20050210333A1 (en) | 2005-09-22 |
US7228457B2 (en) | 2007-06-05 |
JP2005267595A (ja) | 2005-09-29 |
GB2412199B (en) | 2007-02-14 |
GB2412199A (en) | 2005-09-21 |
GB0413981D0 (en) | 2004-07-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060921 |
|
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|
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|
A602 | Written permission of extension of time |
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|
A521 | Request for written amendment filed |
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|
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|
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|
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091116 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4411160 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131120 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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