CN102759980B - 多核心电子系统及其速率调节装置 - Google Patents
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Abstract
本发明提供用以存取一数据储存装置的一多核心电子系统，包含多个处理器、一数据传输介面与一速率调节模块。这些处理器各自提供一频宽需求。这些处理器共用并透过该数据传输介面与一数据储存装置沟通。该速率调节模块接收这些频宽需求后，根据这些频宽需求决定该数据传输介面的一传输速率。
Description
技术领域
本发明与多核心电子系统相关，并且尤其与调节多核心电子系统中的数据传输速度的技术相关。
背景技术
一般而言，电路的工作频率愈高，耗电量就愈大。因此，许多电路被设计为针对不同运作状况，相对应地采用不同的时钟脉冲速度，以达到省电效果。以电脑系统的中央运算处理器为例，如图1所示，处理器10通常会透过一数据传输介面12与储存单元14沟通。除了数据之外，处理器10还会发送控制信号给数据传输介面12，例如用以控制数据传输介面12的传输速率的时钟脉冲速度。
当处理器10处于一般运算模式，处理器10可将数据传输介面12设定为以一中等速率传输数据。当处理器10中并无任何须处理的运算工作，处理器10可命令数据传输介面12采用一较低的工作频率，以节省电力。相对地，若处理器10需要自储存单元14读取大量数据(例如在处理影音播放程序时)或是将大量数据写入储存单元14，处理器10可要求数据传输介面12以一最高工作频率运作，以期顺利完成处理程序。
图2绘示了一处理器运作状态与数据传输介面的时钟脉冲速度的对应关系范例。对单核心电子系统来说，由于该单核心电子系统可以于一工作切换自另一工作时预先得知一所需的介面传输频宽，处理器与硬碟等数据储存装置间的一介面传输速度可直接由处理器根据自己的需求决定。简言之，单核心电子系统中的处理器可根据自身的运作状态切换数据传输介面的时钟脉冲速度。
为了提升电子系统的运算速度，某些电子产品制造者会希望以多核心系统取代传统的单核心系统。然而，对多核心系统而言，其所包含的各个处理器在同一时间所执行的工作不尽相同。在多个处理器必须共用同一个数据传输介面与数据储存装置沟通的情况下，如何有效整合各处理器的频宽需求，以决定数据传输介面的传输速率，是不容忽视的议题。
发明内容
为解决上述问题，本发明提出一种多核心电子系统及配合多核心电子系统的速率调节装置。根据本发明的多核心电子系统和速率调节装置能有效整合系统频宽需求、自动快速调整数据传输介面的运作时钟脉冲，进而达到省电目的
根据本发明的一具体实施例为一多核心电子系统，用以存取一数据储存装置，该多核心电子系统包含多个处理器、一数据传输介面与一速率调节模块。这些处理器各自提供一频宽需求。这些处理器共用该数据传输介面与一数据储存装置沟通。该速率调节模块用以接收这些处理器分别提供的一频宽需求，并根据这些频宽需求决定该数据传输介面的一传输速率。
根据本发明的另一具体实施例为一种与多核心电子系统配合的速率调节装置。该多核心电子系统所包含的多个处理器共用一数据传输介面与一数据储存装置沟通。该速率调节装置包含一接收单元与一速率调节单元。该接收单元用以接收这些处理器分别提供的一频宽需求。该速率调节单元用以根据这些频宽需求决定该数据传输介面的一传输速率。
关于本发明的优点与精神可以藉由以下发明详述及附图得到进一步的了解。
附图说明
图1为处理器、数据传输介面与储存单元三者的连接关系示意图。
图2绘了示一处理器运作状态与数据传输介面之时钟脉冲速度的对应关系范例的示意图。
图3为根据本发明的一具体实施例的一多核心移动通讯装置的局部方块图。
图4为根据本发明的一具体实施例中的速率调节装置的方块图。
图5为根据本发明的有限状态机的状态变换范例的示意图。
图6为根据本发明的工作时钟脉冲信号与有限状态机的状态的一范例的时序图。
图7为根据本发明的一具体实施例的多核心电子系统的局部方块图。
主要元件符号说明
10：处理器12：数据传输介面
14：储存单元30：移动通讯装置
32A-32D：处理器34：数据传输介面
36：数据储存装置38：速率调节模块
40：速率调节装置41：接收单元
42：速率调节单元43：有限状态机
44：计时器45：暂存器
46：时钟脉冲控制器72A-72D：处理器
74：数据传输介面76：数据储存装置
具体实施方式
请参考图3，其为根据本发明的一具体实施例的一多核心电子系统的局部方块图。举例而言，该系统可为一个人电脑系统或一移动通讯装置。以下说明以采用多核心系统架构的移动通讯装置为例。如图3的局部方块图所示，一移动通讯装置30包含四个处理器(32A-32D)；这些处理器共用并透过一数据传输介面34与一数据储存装置36沟通。实务上，数据储存装置36可为内建于移动通讯装置30中的一存储器，但不以此为限。
速率调节模块38用以接收处理器32A-32D分别提供之一频宽需求，并根据这些频宽需求决定数据传输介面34的一传输速率。举例而言，若处理器32A-32D的频宽需求中有关的传输频宽值分别为50MB/s、50MB/s、25MB/s、25MB/s，则速率调节模块38可将这些频宽需求的频宽值相加，产生一总频宽需求150MB/s，并根据此总频宽需求要求数据传输介面34以大于等于150MB/s的速率传输数据。简言之，数据传输介面34的工作频率会被设定为足以提供150MB/s的数据传输。
举数据传输介面34所能提供的最高传输速率为200MB/s的情况为例：很显然地，将数据传输介面34的传输速率设定为150MB/s已足以顺利完成处理器32A-32D的工作需求，并且会比令数据传输介面34以200MB/s的速率运作省电。据此，若考量电路运作时的耗电量，速率调节模块38可根据该总频宽需求选择相对应可满足总频宽需求的一最低传输速率，亦即令数据传输介面34以恰足以符合需求的速率150MB/s传输数据，以达成省电效果。
在实际应用中，速率调节模块38可为专用于决定该传输速率的一硬件电路，独立于处理器32A-32D之外。相较于将上述速率调节功能设计为软件并交由处理器32A-32D中的某一处理器执行，以专用硬件负责调节速率的好处在于：各处理器原本的运算工作完全不会因为必须处理提高/降低传输速率的频宽需求中断，造成运算效能降低。
实务上，速率调节模块38可被设计为周期性地检查是否须根据这些频宽需求调整该传输速率。或者，该频宽需求可被设计为包含一急迫程度的指标，并且令速率调节模块38参考该急迫程度以决定调整数据传输介面34的传输速率的时间点。举例而言，如果处理器32A所发出的频宽需求的指标显示其运算工作具有高度迫切性或是高优先性，速率调节模块38可据此立即提高数据传输介面34的传输速率。若处理器32A-32D发出的频宽需求的指标显示其皆非急迫/高优先需求，则速率调节模块38可等待一段时间后再调整数据传输介面34的传输速率。
图4为根据本发明的另一具体实施例的与多核心电子系统配合的一速率调节装置的方块图。速率调节装置40所配合的多核心电子系统包含M个处理器(未显示于图中)，M为大于1的整数。这些处理器共用一数据传输介面与一数据储存装置(例如硬盘或可插拔式存储器)沟通。速率调节装置40负责整合该M个处理器对频宽的需求，据以调整该数据传输介面的传输速率。如图4所示，速率调节装置40包含接收单元41、速率调节单元42、有限状态机(finitestatemachine，FSM)43、计时器44、暂存器45和时钟脉冲控制器46。
接收单元41用以接收来自该M个处理器分别提供的频宽需求，并将这些频宽需求传递至速率调节单元42。速率调节单元42会根据该M个频宽需求计算一建议该数据传输介面应采用的传输速率。于此实施例中，该M个处理器可各自随时对接收单元41发送频宽需求，但有限状态机43并非随时调整该传输速率，而系根据计时器44所设定的一特定周期T运作。也就是说，每隔一段时间T，有限状态机43会根据速率调节单元42建议的传输速率，自预先提供的参考数据中选取一组对应于该传输速率的设定值，再将该组设定值写入暂存器45，做为时钟脉冲控制器46的控制信号。在本实施例中，时钟脉冲控制器46系由N种频率不同的时钟脉冲信号中选择一个做为该数据传输介面据以运作的工作时钟脉冲信号，N为大于1的整数。
如先前所述，在本实施例中，速率调节单元42可被设计为将该M个频宽需求相加，产生一总频宽需求，并根据该总频宽需求决定该传输速率。同样地，速率调节单元42可根据该总频宽需求选择相对应可满足总频宽需求的一最低传输速率做为该传输速率，以达到省电效果。此外，在另一实施例中，数据传输介面34所能支持的一传输速率范围可被设计区分为几个高低不同的区段，以用于自上述预先提供的参考数据选择一组设定值。举数据传输介面34所能提供的最高传输速率为200MB/s的情况为例，数据传输介面34所支持的一传输速率范围0-200MB/s可被等分为四个区段以用于选择参考数据所包含的一设定值，即0-50MB/s，51-100MB/s，101-150MB/s及151-200MB/s。则假设该总频宽需求落在101MB/s-150MB/s的区段间，有限状态机43便将一组对应于传输速率为150MB/s的设定值写入暂存器45。此外，速率调节装置40可被设计为在修改暂存器45的设定后即发送通知给各处理器，告知传输速率已修改。
图5为有限状态机43的一状态变换范例的示意图。初始状态为“A保留暂存器设定”，经过时间T后进入“B决定是否修改设定”状态。若速率调节单元42建议的传输速率与前一次的建议相同，表示无须修改设定，因此回到“A保留暂存器设定”状态。反之，若速率调节单元42建议的传输速率不同于前一次的建议，表示须修改暂存器45的设定，有限状态机43即进入“C改写暂存器设定”状态，并且在修改完成后，回到“A保留暂存器设定”状态。
图6为时钟脉冲控制器46所输出的工作时钟脉冲信号对应于有限状态机43的状态的一范例的时序图。于此范例中，在依序经过“A保留暂存器设定”、“B决定是否修改设定”、“C改写暂存器设定”三个状态后，暂存器45被写入新的设定值，因此工作时钟脉冲信号的频率也随之改变。
于另一实施例中，这些由处理器提供至接收单元41的频宽需求被设计为包含一急迫程度/优先性的指标，并且有限状态机43可参考该急迫程度以决定调整暂存器45的设定的时间点。举例而言，如果某一处理器所发出的频宽需求的指标显示该运算工作具有高度迫切性，速率调节单元42可请求有限状态机43立即修改暂存器45的设定，以提高时钟脉冲控制器46所输出的工作时钟脉冲信号的频率。
于根据本发明的另一实施例中，上述调节传输速率的工作是以软件的形式实现，并交由多核心电子系统中的某一个处理器执行。如图7所示，速率调节的工作可被设计为一软件程序，交由处理器72A执行。处理器72A-72D共用并透过数据传输介面74与数据储存装置76沟通。处理器72B-72D各自将其频宽需求发送至处理器72A。处理器72A可在整合本身和其他几个处理器的需求后，发送调整传输速率的指令给数据传输介面74。
实务上，若非出现具有急迫性的频宽请求，执行该速率调节软件的时间可被安排在处理器72A原本负责的运算进行到一个段落或是其运算程序中出现空档的时间，藉此避免对处理器72A其他的运算任务造成过多干扰。同样地，处理器72A可被设计为在改变数据传输介面74的传输速率后，发送通知给其他处理器，告知传输速率已修改。
综上所述，根据本发明的多核心电子系统和速率调节装置能有效整合系统频宽需求、自动快速调整数据传输介面的运作时钟脉冲，进而达到省电目的。此外，若以专用硬件实现本发明的概念，其电路架构单纯，不会造成多核心电子系统的硬体成本大幅上升，亦不会影响各处理器的运算工作，是相当理想的频宽需求整合方案。
藉由以上较佳具体实施例的详述，希望能更加清楚描述本发明的特征与精神，而并非以上述所揭示的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所欲申请的专利范围的范畴内。
Claims (13)
1.一种多核心电子系统，用以存取一数据储存装置，该多核心电子系统包含：
多个处理器，各自提供一频宽需求，这些频宽需求各有关于一频宽值；
一数据传输介面，这些处理器透过该数据传输介面与该数据储存装置沟通；以及
一速率调节模块，用以接收这些频宽需求，将这些频宽需求的这些频宽值相加，产生一总频宽需求，并根据该总频宽需求决定该数据传输介面的一传输速率。
2.如权利要求1所述的多核心电子系统，其特征在于，该速率调节模块根据该总频宽需求选择相对应可满足该总频宽需求的一最低传输速率做为该传输速率。
3.如权利要求1所述的多核心电子系统，其特征在于，
该数据传输介面所支持的一传输速率范围被区分为多个区段；以及
该速率调节模块根据该传输速率所在的区段自预先设定的一参考数据中选择一组设定值，该组设定值相关于该区段的最高传输速率。
4.如权利要求1所述的多核心电子系统，其特征在于，该速率调节模块周期性地检查是否须调整该传输速率。
5.如权利要求1所述的多核心电子系统，其特征在于，该频宽需求包含一急迫程度，并且该速率调节模块参考该急迫程度以决定调整该传输速率的一时间点。
6.如权利要求1所述的多核心电子系统，其特征在于，该速率调节模块独立于该多个处理器之外且专用于根据该总频宽需求决定该传输速率。
7.如权利要求1所述的多核心电子系统，其特征在于，该速率调节模块由一处理器执行一程序实现。
8.如权利要求1所述的多核心电子系统，其特征在于，该数据储存装置为内建于该多核心电子系统中的一存储器或与该多核心电子系统配合的一可插拔式存储卡。
9.一种可与一多核心电子系统配合的速率调节装置，该多核心电子系统包含多个处理器共用并透过一数据传输介面与一数据储存装置沟通，该速率调节装置包含：
一接收单元，用以接收这些处理器各自提供的一频宽需求，这些频宽需求各有关于一频宽值；以及
一速率调节单元，用以将这些频宽需求的这些频宽值相加，产生一总频宽需求，并根据该总频宽需求决定该数据传输介面的一传输速率。
10.如权利要求9所述的速率调节装置，其特征在于，该速率调节单元根据该总频宽需求选择相对应可满足该总频宽需求的一最低传输速率做为该传输速率。
11.如权利要求9所述的速率调节装置，其特征在于，
该数据传输介面所支持的一传输速率范围被区分为多个区段；以及
该速率调节模块根据该传输速率所在的区段自预先设定的一参考数据中选择一组设定值，该组设定值相关于该区段的最高传输速率。
12.如权利要求9所述的速率调节装置，其特征在于，该速率调节单元周期性地检查是否须调整该传输速率。
13.如权利要求9所述的速率调节装置，其特征在于，该频宽需求包含一急迫程度，并且该速率调节单元参考该急迫程度以决定调整该传输速率的一时间点。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110117141.8A CN102759980B (zh) | 2011-04-29 | 2011-04-29 | 多核心电子系统及其速率调节装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110117141.8A CN102759980B (zh) | 2011-04-29 | 2011-04-29 | 多核心电子系统及其速率调节装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102759980A CN102759980A (zh) | 2012-10-31 |
| CN102759980B true CN102759980B (zh) | 2016-01-20 |
Family
ID=47054454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110117141.8A Expired - Fee Related CN102759980B (zh) | 2011-04-29 | 2011-04-29 | 多核心电子系统及其速率调节装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102759980B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103870203B (zh) * | 2012-12-11 | 2016-09-28 | 威刚科技（苏州）有限公司 | 便携储存装置及动态调整其工作模式的方法 |
| CN109240481B (zh) * | 2013-08-28 | 2020-08-11 | 威盛电子股份有限公司 | 多核微处理器及使用其省电的方法 |
| CN107801231A (zh) * | 2016-08-31 | 2018-03-13 | 深圳市中兴微电子技术有限公司 | 一种公共资源降频方法和装置 |
| TWI693548B (zh) * | 2016-12-07 | 2020-05-11 | 聯發科技股份有限公司 | 動態調整多核心處理器的任務負載配置的裝置以及方法 |
| TWI621063B (zh) * | 2017-01-13 | 2018-04-11 | 慧榮科技股份有限公司 | 主機裝置與資料傳輸速率控制方法 |
| CN114779918A (zh) * | 2022-05-06 | 2022-07-22 | 东莞市步步高教育软件有限公司 | 一种动态调频省电方法、系统、终端设备和存储介质 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7228457B2 (en) * | 2004-03-16 | 2007-06-05 | Arm Limited | Performing diagnostic operations upon a data processing apparatus with power down support |
| US7606960B2 (en) * | 2004-03-26 | 2009-10-20 | Intel Corporation | Apparatus for adjusting a clock frequency of a variable speed bus |
| CN100431382C (zh) * | 2004-12-10 | 2008-11-05 | 大唐移动通信设备有限公司 | 基于分组业务动态调整资源的方法 |
| US8028181B2 (en) * | 2008-09-19 | 2011-09-27 | Intel Corporation | Processor power consumption control and voltage drop via micro-architectural bandwidth throttling |
| US8195888B2 (en) * | 2009-03-20 | 2012-06-05 | Empire Technology Development Llc | Multiprocessor cache prefetch with off-chip bandwidth allocation |
-
2011
- 2011-04-29 CN CN201110117141.8A patent/CN102759980B/zh not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| CN102759980A (zh) | 2012-10-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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