KR100464158B1

KR100464158B1 - 시스템 리셋을 통해 동기식 디램의 내용을 저장하는 방법및 장치

Info

Publication number: KR100464158B1
Application number: KR10-2001-0023370A
Authority: KR
Inventors: 애타웨이데이비드로렌스; 체티레오나드에프; 아이아체타리차드니콜라스쥬니어; 용석순
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2000-05-18
Filing date: 2001-04-30
Publication date: 2004-12-31
Also published as: KR20010106200A; JP2002008372A; JP3880331B2; US6829677B1

Abstract

본 발명은 데이터 처리 시스템에서 리셋의 주기동안 자체-리프레시가능한 메모리 장치의 내용을 유지하는 방법, 시스템 및 장치를 제공한다. 일 실시예에서 데이터 처리 시스템이 리셋되었다는 표시를 리프레시 제어기가 수신한다. 필요시, 메모리 장치가 자체-리프레시 모드에 있도록 리프레시 제어기가 메모리 제어기로부터 메모리 장치로의 신호를 변형시킨다. 데이터 처리 시스템이 외부 리프레시 신호를 다시 인에이블하게 (re-enable)할때까지 리프레시 제어기는 메모리 장치를 자체-리프레시 모드로 유지한다.

Description

시스템 리셋을 통해 동기식 디램의 내용을 저장하는 방법 및 장치{METHOD AND APPARATUS FOR PRESERVING THE CONTENTS OF SYNCHRONOUS DRAM THROUGH SYSTEM RESET}

본 발명은 일반적으로 컴퓨터 메모리에 관련되며, 특히, 시스템 리셋동안 동기식 디램의 내용을 저장하는 것에 관한 것이다.

보통, 메모리 제어기가 리셋되면, 메모리의 현재 상태를 저장할 필요는 없다. 그러나, 어떤 설계 애플리케이션에서는 메모리 내용이 리셋후 다시 액세스되도록 리셋동안 저장되어야한다. 예를 들어, 다운된(즉, 정지된) 시스템의 경우에, 오퍼레이터는 시스템의 전원을 차단하지 않고 리셋 버튼을 누르기를 바라게 된다. 다시 시스템이 부팅했을 때, 오퍼레이터는 이전의 시스템 다운의 원인을 이해하기 위해 메모리의 내용을 질의(query)하기를 가지길 바라게 된다. 선택적으로, 오퍼레이터는 시스템 다운에 앞서서 세이브되지 않은 메모리로부터 데이터를 복구하길 바라게 된다. 물론, 상기 경우에, 부팅 코드가 시스템 메모리로 기록하기전에 진단 모드로 들어가는 수단을 구비해야한다.

메모리 내용을 동기식 디램(SDRAM)에 저장할 때 극복해야할 하나의 중요한 문제는 리프레시을 유지해야한다는 것이다. 다른 종류의 DRAM과 같이 SDRAM도 리프레시 사이클을 일정한 빈도로 발생할 필요가 있다. 기술 및 메모리 크기에 따르는 소정의 최대 시간이 리프레시 사이클들간에 초과되면, 메모리는 코럽트(corrupt)된다. 메모리 제어기가 리셋되면, 그 내부 레지스터 모두가 디폴트 상태로 복귀한다. 그 디폴트 상태에서는 제어기가 소프트웨어에 의해 재-초기화될 때까지 메모리를 리프레시하는 것을 중지한다. 리셋과 메모리 제어기 재-초기화의 시작간의 시간이 변동되고 리프레시 사이클들간의 최대 허용가능 시간보다 보통 더 길어지기 때문에, 메모리가 그 시간동안 코럽트될 가능성이 매우 높다.

소정 형태의 리셋을 확인하여 메모리 제어기를 간단히 배제하는 것은 옵션이 아니다. 그런데, 시스템 다운이 여러 번 야기될 수 있으므로, 기기를 성공적으로 재부팅하기 위해서는 모든 리셋팅동안 메모리 제어기를 포함하는 모든 하드웨어를 디폴트 상태로 복구하는 것이 필요하다. 시스템 메모리의 디폴트 상태가 우선 임의로 되기 때문에, 그 내용을 저장하는 것이 재부팅 처리에 방해 되지 않는다. 그러므로, 소정 형태의 리셋 신호동안 메모리를 리프레시하는 능력을 기존의 구조뿐만 아니라 새로운 구조에 부가시키는 장치 및 방법이 바람직하다.

본 발명은 데이터 처리 시스템 리셋의 주기동안 자체-리프레시가능한 메모리 장치의 내용을 유지하는 방법, 시스템 및 장치를 제공한다. 일 실시예에서 데이터 처리 시스템이 리셋된 표시를 리프레시 제어기가 수신한다. 필요시, 메모리 장치가 자체-리프레시 모드로 되도록 리프레시 제어기는 메모리 제어기로부터 메모리 장치로의 신호를 변형시킨다. 데이터 처리 시스템이 외부 리프레시 신호를 다시 인에이블하게 할 때까지 리프레시 제어기는 메모리 장치를 자체-리프레시 모드로 유지하게한다.

본 발명의 특징으로 되는 새로운 구성 요소들은 첨부된 청구항에서 설명된다. 그러나, 본 발명 자체뿐만 아니라 양호한 실시 형태, 부가적으로서 목적 및 그 장점을 첨부 도면과 연관지어 판독할 때 예시되는 실시예는 다음의 상세한 설명을 참조하여 양호하게 이해된다.

도 1은 본 발명을 실행하는 데이터 처리 시스템의 블록도.

도 2는 본 발명을 실행하는 시스템온칩(System-On-a-Chip)의 블록도.

도 3은 본 발명에 따라 외부 리프레시 사이클을 다시 인에이블(re-enable)하게 하는 리프레시 제어 회로의 도시도.

도 4는 본 발명에 따라 파워-온 시퀀스동안 도 3의 리프레시 제어 회로(300)의 동작을 예시하는 타이밍도.

도 5는 본 발명에 따라 "핫-리셋" 동안 도 3의 리프레시 제어 회로(300)의 동작을 예시하는 타이밍도.

도 6은 본 발명에 따라 시스템 리셋의 주기동안 SDRAM 메모리 장치를 자체-리프레시 모드로 유지하는 처리를 예시하는 흐름도.

도 1에는 본 발명을 실행시키는 데이터 처리 시스템의 블록도가 예시된다. 데이터 처리 시스템(100)에서는 주변 장치 컴포넌트 상호연결(PCI; peripheral component interconnect) 로컬 버스 구조를 사용한다. 도시된 예에서 PCI 버스를 사용하고 있지만, 마이크로 채널(Micro Channel) 및 ISA 등의 다른 버스 구조를 사용할 수도 있다. 프로세서(102) 및 SDRAM(synchronous dynamic random access memory) 메인 메모리 제어기(104)는 PCI 브릿지(108)를 통해 PCI 로컬 버스(106)에 연결된다. PCI 브릿지(108)는 프로세서(102)용 캐시 메모리도 포함할 수 있다. SDRAM 메인 메모리 제어기(104)는 SDRAM 메인 메모리(136) 및 리프레시 제어기(134)에도 연결된다.

직접적인 컴퍼넌트 연결부 또는 애드-인(add-in) 기판을 통해 PCI 로컬 버스(106)에 대한 부가적인 연결이 이루어진다. 도시된 예에서 직접적인 컴퍼넌트 연결에 의해 PCI 로컬 버스(106)에 LAN(local area network) 어댑터(110), SCSI 호스트 버스 어댑터(112) 및 확장 버스 인터페이스(114)가 연결된다. 이에 반해, 확장 슬롯에 삽입된 애드-인 기판에 의해 PCI 로컬 버스(106)에 오디오 어댑터(116), 그래픽 어댑터(118), 및 오디오/비디오 어댑터(A/V)(119)가 연결된다. 확장 버스 인터페이스(114)는 ISA 버스(135)를 통해 키보드 및 마우스 어댑터(120), 모뎀(122) 및 부가 메모리(124)에 연결된다. 도시된 예에서 SCSI 호스트 버스 어댑터(112)는 하드 디스크 드라이브(126), 테이프 드라이브(128), CD-ROM 드라이브(130) 및 DVD-ROM (digital video disc read only memory drive)(132)에 연결된다. 통상적인 PCI 로컬 버스를 실행시키기 위해서는 3 또는 4개의 PCI 확장 슬롯 또는 애드-인 컨넥터를 가져야한다.

운용 체계가 프로세서(102)에서 작동하고 도 1의 데이터 처리 시스템(100)내의 각종 컴퍼넌트를 조정 및 제어하도록 사용된다. 이 운용 체계는 인터내셔널 비지니스 머신즈 코포레이션에서 시판중인 OS/2 등과 같은 상업적으로 시판중인 운용 체계이다. Java와 같은 객체 지향형 프로그래밍 시스템은 운용 체계와 결부해서 작동하여, 데이터 처리 시스템(100)에서 실행하는 Java 프로그램 또는 애플리케이션으로부터 운용 체계를 호출한다.

운용 체계용 명령어, 객체 지향형 운용 체계 및 애플리케이션 또는 프로그램은 하드 디스크 드라이브(126)와 같은 저장 장치상에 위치되고, 실행용 메인 메모리(104)로 프로세서(102)에 의해 로드된다.

SDRAM 메인 메모리 제어기(104)는 데이터 처리 시스템으로부터의 소정의 명령에 응답해서 SDRAM 메인 메모리(136)를 자체-리프레시 모드로 위치시키는 능력을 포함한다. 본 발명에서는 데이터 처리 시스템이 "버튼" 리셋과 같은 소정 종류의 리셋 신호에 응답해서 SDRAM 제어기를 자체-리프레시 모드로 되게 해야한다. SDRAM메인 메모리(136)는 메모리의 내용을 주기적으로 리프레시되게 해야한다. SDRAM 메인 메모리(136)가 연장된 시간 주기동안 리프레시되지 않는 다면, SDRAM 메인 메모리(136)내의 내용이 없어진다. 자체-리프레시 모드동안, SDRAM 메인 메모리(136)에서 외부 리프레시 사이클이 작동될 필요는 없으나, SDRAM 메인 메모리(136)는 그 시간동안 액세스가 불가능하다. 그러나, 시스템이 SDRAM 메인 메모리(136)의 외부 리프레시을 다시 인에이블하게 할 때까지 SDRAM 메인 메모리(136)내의 내용이 저장된다.

SDRAM 메인 메모리 제어기(104)에도 리프레시 제어기(134)가 연결된다. 리프레시 제어기(134)는 인터럽트 주기동안 예를 들어, 시스템의 재부팅 동안 SDRAM 메인 메모리(136)로 하여금 너무 이르게 자체-리프레시 모드로 되지 않도록 하는 부가된 구성 요소이다. SDRAM 메인 메모리(136)로 하여금 너무 이르게 자체-리프레시 모드로 되지 않게 함으로써, 재부팅 또는 다른 시스템의 인터럽트에 앞서서, SDRAM 메인 메모리(136)의 내용이 재부팅 처리의 완료후 시스템에 가용하게 된다.

이해를 돕기 위해, 리프레시 제어기(134)의 중요성 및 기능에서는 다음의 예를 고려한다. 데이터 처리 시스템(100)상에서 사용자가 "버튼" 리셋을 누른다고 가정한다. 리셋 신호가 데이터 처리 시스템(100)의 리셋 논리로 직접 공급되지 않고 인터럽트되기 때문에, 인터럽트가 이루어진다. 인터럽트 서비스 루틴은 SDRAM 메인 메모리(136)의 모든 SDRAM 뱅크를 우선 휴지 상태로 되게 한다. 다음에, 단계 2에서, 데이터 처리 시스템에서 작동하는 인터럽트 서비스 루틴의 요청시 SDRAM 메인 메모리 제어기(104)는 SDRAM 메인 메모리(136)를 자체-리프레시 모드로 되게 한다. 결국, 단계 3에서, 인터럽트 서비스 루틴은 소프트웨어(데이터 처리 시스템내에서 보통 가용한 메카니즘)를 경유해서 시스템 리셋을 활성화시킨다. 단계 2에서, SDRAM 메인 메모리 제어기(104)가 SDRAM 메모리를 자체-리프레시 상태로 되게 하는 명령을 그 메모리로 보낸 후 클록 인에이블(enable) 신호(CKE)를 로우 상태로 구동한다. 그러나, 리프레시 제어기(134)를 사용하지 않으면, 시스템 리셋이 모든 소자를 디폴트 상태로 복귀시키기 때문에 단계 3에서 인터럽트 서비스 루틴은 CKE를 디폴트된 하이(인에이블한) 상태로 되돌리게 된다. CKE가 하이 상태로 구동되면, 그후에 부트 코드가 SDRAM 메인 메모리 제어기(104)를 재-초기화하기 전에 SDRAM 메인 메모리(134)는 자체-리프레시 모드를 나가서 데이터가 소실된다. 그러므로, 리셋 신호를 해제했을 때, 리프레시 제어기(134)에 의해 제공되는 여분의 회로는 CKE를 로우 상태로 유지해야한다. 부트 코드가 SDRAM 메인 메모리 제어기(104)를 재초기화하는 것을 완료할 때까지 CKE가 불활성 상태로 유지되야한다.

당업자는 도 1의 하드웨어가 실행하는 환경에 따라 변한다는 것을 알 수 있을 것이다. 예를 들어, 광 디스크 드라이브 등의 다른 주변 장치가 도 1에 도시된 하드웨어에 부가하거나 그 하드웨어를 대신해서 사용된다. 도시된 예는 본 발명에 구조적 제한을 가하려는 것이 아니다. 예를 들어, 본 발명의 처리는 멀티프로세서 데이터 처리 시스템에 적용될 수 있다.

도 2에서, 본 발명을 실행하는 시스템온칩의 블록 다이어그램이 도시된다. 시스템온칩(200)은 프로세서 로컬 버스(PLB; Processor Local Bus) 로컬 버스 구조를 사용한다. 그러나, 다른 버스 구조도 사용될 수 있다. 프로세서 로컬 버스(224)는 프로세서 로컬 버스(PLB)(224)에 연결되는, CPU (214) 등의 고성능인 고 대역폭 블록을 호스트(host)한다. 도시된 예에서 CPU(214)는 파워-PC 405 CPU 코어이다. 또한, 프로세서 로컬 버스(224)에 연결되는 것은 ROM 주변 장치 제어기(228), SDRAM 제어기(226) 및 직접 메모리 액세스(DMA) 제어기(220)이다. DMA 제어기(220)가 CPU(214)를 사용하지 않고 메모리 단위로 데이터를 이송시키는 특정 회로 또는 전용 마이크로프로세서이다. PCI 브릿지(230)는 프로세서 로컬 버스(224)상에 소자용 인터페이스를 구비하여 시스템온칩(200) 외부의 PCI 버스상에서 PCI 소자와 통신한다. PLB 조정자(arbiter)는 PCI 프로세서 로컬 버스(224)에 대한 요청을 수신한 후 소자로 하여금 PCI 프로세서 로컬 버스(224)에 대한 액세스를 수신하게 하는 것을 결정한다.

시스템온칩(200)은 칩상의 주변 장치(OPB; On-Chip Peripheral) 버스도 포함하여 직렬 포트(202 및 206) 및 이더넷(212) 등의 낮은 데이터 속도의 주변 장치를 호스트한다. 직렬 포트(202-206)는 시스템온칩(200)과 그 시스템온칩(200)의 외부에 있는 소자 및 컴퍼넌트간을 연결시킨다. 이더넷(212)을 통해 외부망에 연결된다. OPB 조정자(208)는 OPB 버스(210)에 대한 요청을 수신한 후 소자로 하여금 액세스를 수신하게 하는 것을 결정한다. OPB 버스(210)는 OPB 브릿지(218) 및 DMA 제어기(220)를 통해 프로세서 로컬 버스(224)에 연결된다.

SDRAM 제어기(226)는 SDRAM 메모리(234) 및 리프레시 제어기(236)에 연결된다. SDRAM 제어기(226)는 데이터 처리 시스템으로부터의 요청에 응답해서 SDRAM 메모리(234)를 자체-리프레시 모드로 되게 하는 능력을 갖고 있다. 데이터 처리 시스템은 "버튼" 리셋 등과 같은 소정 종류의 리셋 신호에 응답해서 SDRAM 제어기로 하여금 SDRAM을 자체 리프레시 모드로 되게하는 요청을 한다. SDRAM 메모리(234)는 주기적으로 리프레시될 메모리의 내용을 필요로 한다. 자체-리프레시 모드동안, SDRAM 메모리(234)는 작동될 외부 리프레시 사이클을 필요로 하지 않는다. 그러나, 시스템온칩(200)이 SDRAM 메모리(134)의 외부 리프레시을 다시 인에이블하게 할 때까지 SDRAM 메모리(234)내의 내용이 저장된다.

또한, SDRAM 제어기(226)에 연결되는 것은 리프레시 제어기(236)이다. 리프레시 제어기(236)는 인터럽트 주기동안 예를 들어, 시스템의 재부팅동안 SDRAM 메모리(234)로 하여금 너무 이르게 자체-리프레시 모드로 되지 않도록 하는 추가된 구성 요소이다. SDRAM 메모리(234)로 하여금 너무 이르게 자체-리프레시 모드로 되지 않게 함으로써, 재부팅 또는 다른 시스템의 인터럽트에 앞서서, SDRAM 메모리(234)의 내용이 재부팅 처리의 완료후 시스템온칩에서 가용하게 된다. 리프레시 제어기(236)는 도 1의 리프레시 제어기(134)와 비슷하게 실행된다.

시스템온칩(200)은 본 발명을 실행하는 주문형 집적 회로 (application-specific IC)등과 같은 시스템온칩의 예이다. 시스템온칩(200)은 단지 하나의 예로 설정된 것이고 구조적 제한을 의미하는 것은 아니다. 시스템온칩(200)은 도 2에서 도시안된 다른 컴퍼넌트를 구성 요소로 포함한다.

도 3에서 외부 리프레시 사이클을 인에이블하게 하고 나서야 SDRAM 메모리를 자체-리프레시 모드로 유지하는 리프레시 제어 회로의 다이어그램은 본 발명에서 도시된다. 리프레시 제어 회로(300)는 도 2의 리프레시 제어기(236)처럼 또는 하기 설명하듯이 약간 변형시킨채로 도 1의 리프레시 제어기(134)처럼 실행된다. 판독/기록 클럭 인에이블 제어 비트 신호CKE_Control_Bit을 실행시키는 버스 논리는 내부 디코더(302)이나 도시하지는 않는다. 리프레시 제어 회로(300)는 프로그램가능한 AND 게이트 및 기설정된 OR 게이트의 어래이를 포함하는 프로그램가능한 논리 칩의 형태인 PAL(programmable array logic) 또는 SDRAM 제어기를 포함하는 칩 외부에 있는 FPAL(field programmable array logic) 등과 같은 프로그램가능한 논리 소자에도 있다.

리프레시 제어 회로(300)는 디코더(302), OR 게이트(304), AND 게이트(306) 및 D 플립-플롭 래치부(308)를 포함하고 있다. 디코더(302)는 소프트웨어 통신을 리프레시 제어 회로(300)로 디코드하는, 시스템 버스의 "디코더"를 포함하고 있다. 디코더(302)는 디코더(302)를 경유해서 시스템에 의해 기록될 수 있는(및 실행에 따라 판독도 될 수 있는) CKE_Control로 불리우는 단일 레지스터 비트도 갖는다. 디코더(302)로부터 출력된 CKE_Control는 OR 게이트(304)의 입력과 결합한다. OR 게이트(304)의 출력이 AND 게이트(306)의 입력과 결합한다. 또한, AND 게이트(306)의 입력에는 활성된 로우(low) 상태의 시스템-리셋 신호System_Reset_N과 코어로부터의 클록 인에이블 신호CKE_From_Core과도 결합된다. AND 게이트(306)의 출력은 D 플립-플롭 래치부(308)의 입력에 결합되고 칩 외부로 보내진다. D 플립-플롭 래치부(308)의 출력은 OR 게이트(304)의 제2 입력과 결합한다. AND 게이트(306)의 출력CKE_OFF_Chip은 또한 SDRAM 메모리(도시 안된)에 결합되어 리셋 주기동안 SDRAM 메모리의 내용을 유지한다.

SDRAM 메모리는 소정의 전자적 명령을 SDRAM 버스상에 발생시키고, 그후 클럭 인에이블 출력 신호CKE_OFF_Chip을 불활성 로우 상태로 구동함에 의해 SDRAM 제어기에 의해 자체-리프레시 모드로 된다. 정상 동작동안,System_Reset_N가 하이 상태이고(불활성), 클럭 인에이블 제어 신호CKE_Control가 하이 상태이고(활성), 코어로부터의 클록 인에이블 신호CKE_From_Core가 하이 상태이어서(활성) 칩 외부의 클록 인에이블 신호 출력CKE_Off_Chip및 피드백 신호Feedback이 하이 상태이다. 상기 모드에서, 코어는 그 활성화된 높은 인에이블 신호CKE_From_Core를 어서트(assert)하고 디어서트하도록 하며 칩 외부의 클록 인에이블 신호 출력CKE_Off_Chip에 영향을 미친다.

논리(306)의 한 레벨만이 코어로부터의 클록 인에이블 신호CKE_ From_Core및 클록 인에이블 출력 신호CKE_Off_Chip간에 추가된다. 그러므로, 현대의 ASIC에서 해결하기위해 어려운 타이밍 발생이 없다.

"버튼" 리셋 또는 다른 종류의 특정한 리셋이 나타났을 때, 리셋 인터럽트 서비스 루틴은 SDRAM 제어기를 자체-리프레시 모드로 되게 한다. 그것에 의해 코어로부터의 클럭 인에이블 신호CKE_From_Core및 클록 인에이블 오프 칩CKE_Off_Chip이 불활성화 상태로 된다(로우 상태). 인터럽트 서비스 루틴의 종료는 리셋 신호System_Reset_N를 로우 상태로 활성화하여, 리셋동안 코어로부터의 클럭 인에이블 신호CKE_From_Core에서 어떤 것이 발생할 지라도 클럭 인에이블 신호 출력CKE_Off_Chip을 로우 상태로 클럭을 유지한다. 클럭 인에이블 제어 비트 신호CKE_Control_bit는 리셋동안 디코더(302)에 의해 또한 로우 상태로 세트된다. 그것은 리셋 신호System_Reset_N을 CKE_Control_register의 "클리어" 입력에 연결함에 의해 통상적으로 수행된다.

리셋 주기가 종료했을 때, 리셋 신호System_Reset_N이 하이 상태로 복귀하고 코어로부터의 클럭 인에이블 신호CKE_From_Core가 또한 하이 상태로 되나, 클럭 인에이블 제어 비트 신호CKE_Control_bit가 로우 상태로 되고 피드백 신호Feedback가 로우 상태로 되므로, 클럭 인에이블 출력 신호CKE_Off_Chip가 로우 상태로 된다. 그것은, 클럭 인에이블 제어 비트 신호CKE_Control_bit가 하이 상태로 될 때까지, 로우 상태로 유지된다. 시스템이 "파워-온" 리셋으로 인해 리셋되면, 소프트웨어는 SDRAM 제어기 초기화 이전에 클럭 인에이블 제어 비트 신호CKE_Control_bit를 1로 반드시 세트되어서 SDRAM 버스 트랜잭션을 동작시키는 초기화 시퀀스가 SDRAM 메모리 모듈에 의해 보여지게 된다. 시스템이 메모리 내용을 저장하기 위해 "버튼-리셋" 또는 다른 종류의 리셋으로 리셋된다면, 소프트웨어가 실제 시스템 리프레시을 다시 인에이블하게 하기 직전까지 소프트웨어는 클럭 인에이블 제어 비트 신호CKE_Control_bit를 '0'상태로 되게 한다. 그 경우에, SDRAM이 자체 리프레시 모드에 있는 동안 소프트웨어는 정상 동작 조건용 SDRAM 제어기를 셋업한다.

SDRAM 제어기의 초기화의 결과로서 작동하는 SDRAM 버스 사이클은 SDRAM에 의해 무시되는 데, 왜냐하면 클럭 인에이블 신호CKE가 불활성화 상태이기 때문이다. 그것은 바람직한데, 왜냐하면 SDRAM 메모리가 리셋에 앞서서 이미 정확하게 셋업되고 정확한 상태로 여전히 있게 되기 때문이다. SDRAM 제어기를 완전히 셋업했을 때, 소프트웨어는 클럭 인에이블 출력 신호CKE_Off_Chip를 '1'로 되게 하는 클럭 인에이블 제어 비트 신호CKE_Control_bit를 '1'로 세트한다. 최종 단계에서 소프트웨어는 실제 시스템 리프레시을 다시 인에이블하게 한다.

소프트웨어가 정상 동작동안 클럭 인에이블 제어 비트 신호CKE_Control_bit를 토글링할 지라도, 피드백 신호Feedback논리에 의해 클럭 인에이블 출력 신호CKE_Off_Chip으로 하여금 하이 상태로 유지한다. 그 특성에 의해 소프트웨어가 메모리 제어기를 사용함이 없이 적정하게 클럭 인에이블 출력 신호CKE_Off_Chip을 리프레시 제어기를 통해 '0'로 세팅하는 것을 방지한다. 상기 단계가 메모리 제어기를 통해 수행될 때, 메모리 제어기는 코어로부터의 클럭 인에이블 신호CKE_From_Core를 '0'로 세팅하기에 앞서서 적정한 자체-리프레시 모드 명령을 버스에 발생시킨다. 코어로부터의 클럭 인에이블 신호CKE_From_Core를 '0'로 세팅하기에 앞서서 상기 명령이 행해지지 않으면, SDRAM 메모리는 한정되지 아니한 상태로 되고 자체-리프레시 모드로 입력되지 않는다.

리프레시 제어 회로(300)가 시스템온칩내의 동작을 참고로 주로 설명되었지만, 리프레시 제어 회로(300)가 예를 들어, 도 1의 리프레시 제어기(134)와 같은 리프레시 제어기로서도 실행될 수 있고, 예를 들어, 도 1의 데이터 처리 시스템(100)과 같은 데이터 처리 시스템내의 메모리 제어기 칩 외부에 있게 된다. 그 경우에, 리셋 신호System_Reset_N및 클럭 신호Clock는 데이터 처리 시스템으로부터 가용하게 된다. 클럭 신호Clock는 SDRAM 메모리에 의해 사용된 것과 같은 클럭 신호로 되는 데, 왜나하면 데이터 처리 시스템은 다수의 클럭을 가질 수 있기 때문이다. 코어로부터의 클럭 인에이블 신호CKE_From_Core가 CKE_From_Chip로 보통 불리우는, 칩으로부터의 클럭 인에이블 신호이고, 시스템 SDRAM에 대한 메모리 제어기 칩의 CKE 출력이다. 칩으로부터의 클럭 인에이블 신호가 SDRAM 메모리에 의해 수신되기전에 예를 들어, 도 1의 리프레시 제어기(134)와 같은 리프레시 제어기에 의해 통상적으로 인터셉트된다. 클럭 인에이블 출력 신호CKE_Off_Chip이 CKE_To_Mem으로 불리우는, 메모리에 대한 클럭 인에이블 신호에 의해 대체된다. 메모리에 대한 클럭 인에이블 신호는 본 발명에서 시스템 SDRAM에 보내지는 클럭 인에이블 신호(CKE)로 된다. 도 3에서 CKE 제어 비트(302)에 연결되는 시스템 버스는 그위에서 입력/출력(I/O) 트랜잭션을 갖는 데이터 처리 시스템내의 어떤 버스이다. 시스템 버스는 예를 들어, 프로세서 버스, PCI 버스 또는 또한 ISA 버스로 될 수 있다. 소프트웨어가 클럭 인에이블 제어 비트 신호CKE_Control_bit를 제어하도록 그 버스에 대해 I/O 트랜잭션을 수행할 수 있는 한 어떤 버스가 사용되어도 무방하다.

도 4에서, 파워-온 시퀀스 동안 도 3의 리프레시 제어 회로(300)의 동작을 예시하는 타이밍도가 본 발명에 따라 도시된다. 클럭 인에이블 제어 비트 신호CKE_Control_bit의 파워-온 상태는 '0'이고 코어로부터의 클럭 인에이블 신호CKE_From_Core가 '1'이다. 클럭 인에이블 제어 비트 신호CKE_Control_bit가 소프트웨어에 의해 '1'로 세트될때 까지 클럭 인에이블 출력 신호CKE_Off_Chip이 '0'으로 된다. 그후, 클럭 인에이블 출력 신호CKE_Off_Chip이 코어로부터의 클럭 인에이블 신호CKE_From_Core의 변환점을 따른다. 또한, 다음 리셋에 앞서서 클럭 인에이블 제어 비트 신호CKE_Control_bit의 다른 변화는 클럭 인에이블 출력 신호CKE_Off_Chip에 영향을 미치지 않는다.

도 5에서, 시스템이 잠시동안 정상 모드에서 작동된 후 발생하는 리셋, 즉 "핫-리셋"동안 도 3의 리프레시 제어 회로(300)의 동작을 예시하는 타이밍도가 본 발명에 따라 도시된다. 예를 들어, 오퍼레이터가 리셋 버튼을 푸시하거나 워치독 (watchdog) 타이머가 만료되므로 "핫-리셋"이 발생될 수 있다. 물론, "핫-리셋"을 또한 발생시키는, 시스템내의 다른 가능한 동작이 있다. 코어로부터의 클럭 인에이블 신호CKE_From_Core는 SDRAM을 자체-리프레시 모드로 되게 하는 인터럽트 서비스 루틴의 결과로서 로우 상태로 된다. 그것에 의해 클럭 인에이블 출력 신호CKE_Off_Chip가 '0'로 된다. 그후에 인터럽트 서비스 루틴은 소프트-리셋을 행함에 의해 리셋 신호System_Reset_N을 활성화시킨다. 그것에 의해 클럭 인에이블 제어 비트 신호CKE_Control_bit가 '0'로 되고 결국 코어로부터의 클럭 인에이블 신호CKE_From_Core가 '1'로 된다. 리셋 주기동안 및 리셋 신호System_Reset_N이 '1'로 된 후, 클럭 인에이블 출력 신호CKE_Off_Chip는 리셋 주기동안 내내 '0'로 된다. 소프트웨어가 클럭 인에이블 제어 비트 신호CKE_Control_bit로 세트될 때, 클럭 인에이블 출력 신호CKE_Off_Chip가 '1'로 된다.

도 4 및 5에서 사건들(event)간의 클럭수가 이벤트들간의 클럭 사이클의 실제수를 표시하는 것이 아니라 사건의 상대적인 발생을 단지 예시하기 위해 도시된 것이다. 실제로, 리셋 신호System_Reset_N는 대다수의 클럭 사이클에 대해 통상적으로 로우 상태로 되게 하고 예를 들어, 하이 상태로 되는 리셋 신호System_Reset_N및 하이 상태로 되는 클럭 인에이블 제어 비트 신호CKE_Control_bit간에는 대다수의 클럭 사이클이 있다.

도 6에서, 시스템 리셋의 주기동안 SDRAM 메모리 장치를 자체-리프레시 모드로 유지하는 처리를 예시하는 흐름도가 본 발명에서 도시된다. 우선, 시스템이 리셋되었다는 표시를 데이터 처리 시스템이 수신한다(단계(602)). 그후에 데이터 처리 시스템은 리셋 표시의 특성을 결정한다(단계(604)). 예를 들어, 리셋은 시스템의 다운시 사용자가 컴퓨터의 리셋 버튼을 푸시하는 "버튼" 리셋이거나, 시스템을 켜는 파워에 의한 리셋이다.

시스템 리셋의 특성이 일단 결정되면, 외부 리프레시이 다시 인에이블할 때까지 데이터 처리 시스템은 SDRAM 메모리가 리셋 주기동안 자체-리프레시 모드를 사용해서 리프레시되는 지를 결정한다(단계(606)). SDRAM 메모리를 리프레시되게 할 필요가 없다면, 이를 테면, 시스템이 파워 감소 상태로부터 파워 상승되므로, 시스템에서 리프레시 제어기의 CKE_Conrol bit가 소프트웨어로 하여금 SDRAM 제어기를 정상 동작으로 즉시 셋업할 수 있도록 할 필요가 있다(단계(616)). SDRAM 메모리를 리프레시되게 할 필요가 있지만,데이터 처리 시스템은 SDRAM 제어기에 명령하여 SDRAM을 자체-리프레시 모드로 되게 하고, 그 자체 리프레시 모드에 의해 SDRAM 제어기는 자체-리프레시 명령을 SDRAM 메모리로 보내고 난 후, SDRAM 제어기에 의해 로우 상태로 되는 CKE 신호가 이어진다 (단계(608)). 예를 들어, 시스템 다운 상태시 사용자가 시스템을 리셋하게 되므로 SDRAM이 자체-리프레시 모드로 남아있어야 하고, 시스템의 리셋후에 사용자가 사용하기위해 저장하길 바라는 SDRAM 메모리의 내용이 여전히 남아있게 된다.

리프레시 제어기가 시스템으로 하여금 리셋팅(재부팅)을 완료하기위해 대기하는 동안, 리프레시 제어기는 SDRAM 메모리를 자체-리프레시 모드를 유지하면서 CKE 신호를 제어하게 된다(단계(610)). 시스템이 그 정상 재부팅 절차의 일부로서 SDRAM 제어기를 셋업한다. 시스템은 그 SDRAM 셋업의 일부로서 외부 리프레시을 다시 인에이블하게 한다. 시스템이 다시 인에이블하게된 외부 리프레시을 가지기 직전에, CKE 라인의 제어를 해제하도록 리프레시 제어기에 명령하는 것이 안전하다. 시스템은 CKE_Control bit를 하이 상태로 세팅하면서 기록함에 의해 행한다. 시스템이 CKE_Control bit를 하이 상태로 일단 세팅할 때, CKE 신호를 SDRAM 메모리에 대해 제어하는 것이 메모리 제어기에 대해 시작된다. 그것에 의해 시스템이 SDRAM 메모리의 제어를 재현되게 하고 (단계(614)), 그 시점에서 처리를 종료한다.

본 발명이 SDRAM 메모리를 참고로 주로 설명되었지만, 본 발명은 리프레시을 필요로 하고 자체-리프레시 능력을 갖는 메모리에 적용될 수 있다.

본 발명이 완전히 기능하는 데이터 처리 시스템의 상황에서 설명되었지만, 당업자는 본 발명의 처리가 명령어를 컴퓨터로 판독할 수 있는 매체의 형태 및 다양한 형태로 전달될 수 있음을 이해하고 본 발명이 그 전달을 실행하기 위해 실제로 사용된 신호 전송 매체의 특정 형태와 무관하게 동등하게 적용한다는 것이 중요하다. 컴퓨터로 판독가능한 매체의 예는 플로피 디스크, 하드 디스크 드라이브, RAM, CD-ROMs, DVD-ROMs 등과 같은 기록형 매체, 및 무선 주파수 및 광파 전송과 같은 전송 형태를 사용하는 디지털 및 아날로그 통신 링크, 유선 또는 무선 통신 링크와 같은 전송형 매체를 포함한다. 컴퓨터로 판독가능한 매체는 특정한 데이터 처리 시스템에서 실제 사용되도록 디코드되는 코드화된 포맷의 형태를 갖는다.

본 발명의 설명은 예시 및 설명을 위한 것이고 개시된 형태로 본 발명을 제한하려는 것이 아니다. 다수의 변형 및 변화가 당업자에 의해 명백하게 이루어질 수 있다. 예를 들어, 리프레시 회로에 대한 특정한 구성이 도시되지만, 본 발명의 메카니즘이 다른 회로 구성에도 적용될 수 있다. 실시예는 본 발명의 원리 및 실제적 응용을 양호하게 설명하기 위해서, 및 그 밖의 당업자로 하여금 고려된 특정한 사용에 알맞은 다양한 변형을 갖는 다양한 실시예로서 본 발명을 이해할 수 있도록 선택 및 설명된다.

본 발명에서 메모리 장치가 자체-리프레시 모드로 되도록 리프레시 제어기는 메모리 제어기로부터 메모리 장치로의 신호를 변형시켜서, 데이터 처리 시스템이 외부 리프레시 신호를 다시 인에이블하게 할 때까지 리프레시 제어기는 메모리 장치를 자체-리프레시 모드로 유지하게한다.

Claims

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자체-리프레시가능한 메모리 장치의 내용을 유지하기 위한 리프레시 제어 회로로서,

상기 리프레시 제어 회로가 위치하는 데이터 처리 시스템으로부터 신호들을 인터프리트하는 디코더와;

OR 게이트와;

AND 게이트와;

래치부를 구비하고,

상기 디코더는 상기 OR 게이트의 제1 입력에 결합된 출력 및 시스템 리셋 신호에 결합된 입력을 갖고;

상기 AND 게이트(306)는 상기 OR 게이트(304)의 출력에 결합된 제1 입력, 상기 시스템 리셋 신호에 결합된 제2 입력, 및 상기 데이터 처리 시스템으로부터의 클럭 인에이블(enable) 신호에 결합된 제3 입력을 갖고;

상기 AND 게이트(306)는 상기 래치부(308)의 입력 및 자체-리프레시가능한 메모리 장치에 결합된 출력을 갖고;

상기 래치부의 출력이 상기 OR 게이트(304)의 제2 입력에 결합되는 것인 리프레시 제어 회로.
제5항에 있어서, 상기 데이터 처리 시스템은 시스템온칩(system-on-a-chip, SOC)이고, 상기 클럭 인에이블 신호가 상기 시스템온칩의 코어에 의해 발생되는 것인 리프레시 제어 회로.
제6항에 있어서, 상기 시스템온칩이 주문형 집적 회로(application-specific IC, ASIC)인 것인 리프레시 제어 회로.
제6항에 있어서, 상기 시스템온칩이 PAL(programmable array logic) 칩인 것인 리프레시 제어 회로.
제6항에 있어서, 상기 시스템온칩이 FPAL(field programmable array logic) 칩인 것인 리프레시 제어 회로.
제5항에 있어서, 상기 자체-리프레시가능한 메모리 장치가 SDRAM(synchronous dynamic random access memory)인 것인 리프레시 제어 회로.
데이터 처리 시스템으로서,

버스에 결합된 프로세서와;

상기 버스에 결합된 메모리 장치 제어기와;

상기 메모리 장치 제어기에 결합된 리프레시 제어기와;

상기 메모리 장치 제어기에 결합된 자체-리프레시가능한 메모리 장치를 포함하고,

상기 리프레시 제어기는 시스템 리셋의 기간 동안 상기 자체-리프레시가능한 메모리 장치내의 내용을 유지하고,

상기 메모리 장치 제어기는 상기 자체-리프레시가능한 메모리 장치를 재초기화하기 위하여 상기 자체-리프레시가능한 메모리에 신호를 전송하고,

상기 리프레시 제어기는 외부 리프레시 신호가 다시 인에이블될 때까지 상기 자체-리프레시가능한 메모리 장치를 자체-리프레시 모드로 유지하기 위하여 상기 신호를 변경하고,

상기 리프레시 제어기는 피드백 루프를 제공하는 AND 게이트, OR 게이트, 및 래치를 포함하고,

상기 AND 게이트의 출력은, 시스템 리셋의 기간 동안 상기 자체-리프레시가능한 메모리의 내용을 유지하는 상기 메모리 제어기로의 신호를 제어하는 것인 데이터 처리 시스템.
제11항에 있어서, 상기 자체-리프레시가능한 메모리 장치는 SDRAM(synchronous dynamic random access memory)인 것인 데이터 처리 시스템.
제11항에 있어서, 상기 리프레시 제어기는 또한 버스에 결합되는 것인 데이터 처리 시스템.
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제11항에 있어서, 상기 데이터 처리 시스템은 시스템온칩인 것인 데이터 처리 시스템.
제15항에 있어서, 상기 시스템온칩이 주문형 집적 회로(application-specific IC, ASIC)인 것인 데이터 처리 시스템.
제15항에 있어서, 상기 시스템온칩이 PAL 칩인 것인 데이터 처리 시스템.
제15항에 있어서, 상기 시스템온칩이 FPAL 칩인 것인 데이터 처리 시스템.
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