JPS61188796A - ダイナミツクメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサのりセント処理時間中の
ダイナミックメモリのリフレッシュ制御動作を短時間に
確実に行うダイナミックメモリ制御方式に関する。

情報処理装置の記憶装置の１つとして使用される半導体
メモリは、集積回路を構成する素子技術によって、高速
メモリとして利用されるバイポーラ系と、大容量メモリ
として利用されるＭＯＳ系に分類される。又、これら半
導体メモリを構成する半導体デバイスのメモリ動作原理
には以下の３種類がある。

即ち、（１）回路的に二安定状態を実現し、二つの状態
をそれぞれ“１”、′０”に対応させるもの、（２）デ
ータをキャパシタに蓄えられた電荷量に対応させるもの
、（３）物性的に生じた又は構造的につくられたトラッ
プにキャリアを注入することによって生ずる電気的ヒス
テリシスを利用するもの等である。

特に、（２）のキャパシタに電荷を蓄える形式では、ス
イッチを介して容量を充放電することによりデータを書
込むが、キャパシタに蓄積された電荷は誘電体やスイッ
チの漏れ、又はキャリアの再結合等により徐々に放電さ
れる。　　′ 電荷が放電されると、このグイナミソク形メモリをアナ
ログメモリとして利用する時はＳ／Ｎを劣化させ、ディ
ジタルメモリとして利用する時は雑音余裕度の低下を招
くことになる。従って、信号電荷がある値以下に減衰し
ない期間に、再度データを書込むことが必要であり、こ
れをリフレッシュと言う。

又、このような半導体メモリをダイナミック形メモリと
言い、その代表例としてＭＯＳダイナミック形メセメモ
リる。尚、キャパシタに蓄えられた電荷は電流として読
出すことが出来るが、その場合には、読出しによりデー
タが消失する。

上記のようなダイナミック形メモリで、必要なデータを
一時的に蓄え、必要な時期にそれを読出すことか出来る
ディバイスで、読出し／書込みメモリと呼ばれるランダ
ムアクセスメモリ　（以下ＲＡＪ１と称する）があり、
情報処理装置の各種バッファメモリとして利用されてい
る。

しかし、上述のようにダイナミック形メモリを使用する
場合、既述のように所定間隔毎にリフレッシュする必要
があり、かかるリフレ・７シユをより確実に実施するダ
イナミック形メモリの制御方式を実用化することが期待
される。

〔従来の技術と発明が解決しようとする問題点〕第３図
はダイナミック形メモリを使用している入出力装置例を
示すブロック図、第４図はダイナミック形メモリの制御
例を示すブロック図をそれぞれ示す。

第３図に示すブロック図は、マイクロプロセッサ（以下
ＭＰＩＪと称する）１の制御のちとに、入出力装置（以
下Ｉ１０装置と称する）３を制御する制御プログラムを
外部ファイル２（例えば、フロッピィディスク）からＩ
１０装置３内に設けられているメモリ回路４にロードす
る装置であり、ＭＰＵＩとＩ１０装置３等との信号及び
データの遺り取りを確認応答方式で行う装置である。

メモリ回路４はメモリ素子としてダイナミック形メモリ
　（ＲＡＭ）　７を使用しており、１５．７μｓに１回
の周期でリフレッシュ動作を行う必要のあるメモリであ
る。

ＭＰＵＩと外部ファイル２及びＩ１０装置３との間は、
外部ファイル２及びＩ１０装置３　（メモリ　（ＲＡＭ
）　７も含む）等のアドレスを指定する信号を送るアド
レスライン■（バスで構成する）、アドレスライン■に
有効なアドレス信号を送ることを示すアドレスストロー
ブ信号ライン■、アドレス信号で指定された個所（ファ
イル２及びＩ１０装置３等）にデータを転送するデータ
ライン■（バスで構成する）、データライン■に有効デ
ータを転送することを示すデータストローブ信号ライン
■及び各装置（ファイル２及びＩ１０装置３等）でデー
タを受は取ったか或いはＭＰＵＩに送ったことを示す確
認信号（ＤＡＴＡＣＫ）■等とで接続されている。

尚、この他にバス上のデータの方向を示すＲ／Ｗ信号■
、メモリ　（ＲＡＭ）　７のリフレッシュタイミングを
指示するＲＥＦ信号信号上モリ　（ＲＡＭ）　７の選択
中を示すＲＡＭ５Ｌ信号■等がそれぞれ必要に応じて接
続される。

メモリ使用決定回路８はアドレスストローブ信号ライン
■がオンされ、しがもＲＡＭ５Ｌ信号■がオンされた時
は論理積回路９がらの信号により、メモリ　（ＲＡＭ）
　７がアクセスされることを示すＲＡＭＡＣ３信号■で
データの書込み処理制御とする。尚、通常アドレススト
ローブ信号ライン■がオンされ、確認信号（ＤＡＴＡＣ
Ｋ）■がオンするまでは１５．７μｓ以内で完了するも
のとする。

一方、データの書込み処理制御が１５．７μｓ以上にな
っても実行されない時、リフレッシュタイミングを指示
するＲＥＦ信号信号上りリフレッシュ回路１０から所定
信号をメモリ使用決定回路８に送出し、メモリ使用決定
回路８は論理積回路９からの信号がないことを確認して
メモリ　（ＲＡＭ）　７をリフレッシュするＲＦＵＳＥ
信号＠をメモリ　（ＲＡＭ）　７に送出し、リフレッシ
ュ処理を行う。

又例えば、Ｉ１０装置３へのアドレスストローブ信号ラ
イン■がオンされると、バス監視回路５は確認信号（Ｄ
ＡＴＡＧＫ）■がオンするまでを監視し、１５、Ｌｃｒ
ｓ　ｘ　’１以上になっても確認信号（ＤＡＴＡＣＫ）
■がオンされない場合は、バスエラー信号■をＭＰＵ１
に送出し、ＭＰＵＩはシステムダウンとなる。

尚、システムダウンになる要因は上記の他にパリティエ
ラーが発生した場合も同様にシステムダウンとなる。又
、セントされたバス監視回路５はインバータ６よりの信
号でリセットされる。

上述のような要因により発生するシステムダウンには、
通常イニシャルプログラムロードスイッチ（図示してな
い）による再起動が必要となる。

即ち、イニシャルプログラムロードスイッチ（図示して
ない）押下によってシステム再起動を行う時には、所定
時間のリセット信号の発生を必要とする。

従って、システムリセット中はメモリ　（ＲＡＭ）　７
のリフレッシュ処理が不可能となり、しかもリフレッシ
ュタイミングを大幅に越える時間（通常、１５．７μｓ
ＸＮ以上であり、Ｎは数十から数百となる）をシステム
ダウン処理に拘束される。

このように、リフレッシュタイミングを大幅に越える事
態が発生すると、それまで格納されていた制御プログラ
ムは破壊されている可能性があるため、このような事態
が発生した後メモリ　（ＲＡＭ）７を使用するためには
、その都度メモリ　（ＲＡＭ）　７の初期設定、即ちプ
ロノピイディスク２等の外部ファイルより所定プログラ
ムデータをメモリ回路４上にロードする必要があった。

かかる状態の都度所定プログラムデータをロードすると
、プログラムデータロード等を゛実行し正常の使用状態
に達するまでにかなりの時間がかかり、システムの効率
的な運用処理が出来ないと言う問題点があった。

〔問題点を解決するための手段〕

本発明は、上記問題点を解消した新規なグイナミノクメ
モリの制御方式を実現することを目的とするものであり
、該問題点は、メモリに対するリフレッシュ動作を補正
するリフレッシュ制御手段を設け、マイクロプロセッサ
による′リセット処理中のリフレッシュ制御を、前記リ
フレッシュ制御手段で行う本発明によるグイナミソクメ
モリの制御方式により解決される。

〔作用〕

即ち、システムダウンによるリセット時間がリフレッシ
ュ形メモリのリフレッシュ間隔を越えるような時間にな
った場合、例えばシステムダウンのり七ノド処理時間が
Ｎ回のリフレッシュ回数に相当すると、Ｎ回のリフレッ
シュタイミングをリフレッシュ制御回路にセットして、
リセット信号解除後に前記リフレッシュ制御回路により
リフレッシュ形メモリのリフレッシュ動作をＮ回だけ余
分に行うよう制御し、メモリのデータ破壊を回復゛する
と共に、ＭＰＵのデータ処理等の運用効率の向上を図る
ことが可能となる。

〔実施例〕

以下本発明の要旨を第１図、第２図に示す実施例により
具体的に説明する。

第１図は本発明の一実施例を示すリフレッシュ形メモリ
のリフレ・ノシュ動作制御回路図、第２図は第１図のリ
フレッシュ動作図をそれぞれ示す。

尚、企図を通じて同一符号は同一対象物又は内容を示す
。

本実施例では、リフレッシュ形メモリ　（ＲＡＭ）　７
（７）　ＩＪフレッシュ間隔ヲ１５　、７μｓ、アドレ
スストローブ信号ライン■がオンされ、確認信号（ＤＡ
ＴＡＣＫ）■がオンされなかった場合にバス監視回路５
がバスエラーとしてバスエラー信号■を送出するまでの
時間を１６．０μｓとする。又、通常ＭＰＵＩの１回の
処理時間は１リフレツシユサイクル（１’５．７μｓ）
で終了するものとする。

次に、本実施例の動作を説明する。

例えば、第２図に示すようにリフレッシュａ１が終了後
一般ＭＰＵバス（パスライン■や■等）アクセスｂが行
われ、アクセスｂに対する応答信号である確認信号（Ｄ
ＡＴＡＣＫ）■が返らず、１６．Ｏｐ　ｓ以上アクセス
しつづけた場合、ハス監視回路５はバスエラー信号■を
ＭＰＵＩに送出する。

ＭＰＵＩはバスエラー信号■によりシステムダウン処理
動作を行う。一方、論理積回路１２はＭＰＵＩからの所
定クロックＣＬＫとバスエラー信号■との論理積条件を
取り、リフレッシュ制御回路１１に所定信号０（例えば
、バスエラー信号■に相当する信号）を送出する。

リフレッシュ制御回路１１は送出されて来た信号０をも
とにして、信号［相］に相当するりフレソシュ回数を設
定（例えば、本実施例ではリフレッシュ２回分）し、リ
フレ・７シユ回路１０を経てメモリ使用決定回路８を起
動する。

メモリ使用決定回路８はこれによりＲＦＵＳＥ信号０を
メモリ　（ＲＡＭ）　７に送出し、リフレッシュ処理ａ
２を行う。又、タイミング発生回路１３はＲＦＵＳＥ信
号０を受けて所定信号■を論理積回路１４に送出する。

論理積回路１４はバスエラー信号■との論理積条件を取
り、信号■をリフレッシュ制御回路１１に送出する。

リフレッシュ制御回路１１は信号［相］により設定して
いるリフレッシュ回数を減算処理すると共に、残りのリ
フレッシュ回数がゼロでない場合は、リフレアシュ動作
ａ３を再度制御する。尚、残りのリフレッシュ回数がゼ
ロになればリフレッシュ動作制御を終了させる。

〔発明の効果〕

以上のような本発明によれば、ＭＰＵがバスエラー等の
処理に拘束され、ダイナミック形メモリのリフレッシュ
制御が不可能になる時間帯のリフレッシュ動作を必要回
数補正することが出来るため、メモリに記憶されている
データの破壊を防止出来ると共に、メモリへのデータ再
ロードが不要となり、効率的なシステム運用が出来ると
言う効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すリフレッシュ形メモリ
のリフレッシュ動作制御回路図、第２図は第１図のリフ
レッシュ動作図、第３図はダイナミック形メモリを使用
している入出力装置例を示すブロック図、 第４図はダイナミック形メモリの制御例を示すブロック
図、 をそれぞれ示す。 ３はＩ１０装置、　　　　４はメモリ回路、５はバス監
視回路、　６はインバータ、７はメモリ　（ＲＡＭ）、
　　８はメモリ使用決定回路、９、１２．１４は論理積
回路、 １０はリフレッシュ回路、 １１はリフレッシュ制御回路、 １３はタイミング発生回路、 をそれぞれ示す。 茅　　１　　図 ＯＯＯ■ 系　　４　　口

Claims (1)

【特許請求の範囲】
1. 　電源投入時に、確認応答方式のマイクロプロセッサの
   制御のもとに、外部記憶装置にファイルされている制御
   プログラムが制御プログラム領域にロードされ、且つ所
   定時間間隔を持ってリフレッシュ制御が行われるメモリ
   を備えた装置において、該メモリに対するリフレッシュ
   動作を補正するリフレッシュ制御手段を設け、前記マイ
   クロプロセッサによるリセット処理中のリフレッシュ制
   御を、前記リフレッシュ制御手段で行うことを特徴とす
   るダイナミックメモリ制御方式。