KR20000005309U

KR20000005309U - 디램 데이터 보존을 위한 리프래쉬 회로

Info

Publication number: KR20000005309U
Application number: KR2019980016095U
Authority: KR
Inventors: 홍성빈
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-08-27
Filing date: 1998-08-27
Publication date: 2000-03-25

Abstract

디램 메모리 회로에서 현재의 전원이 다른 전원으로 전환될 때 디램 제어기가 리셋 되어 동작하지 않는 동안 디램의 데이터를 보존하기 위한 리프레쉬 회로에 대하여 개시한다. 본 회로는, 디램 제어기에서 출력되는 행 번지 스트로브 신호 C_RAS를 수신하는 제 1 2x1 다중화기와; 디램 제어기에서 출력되는 열 번지 스트로브 신호 C_CAS를 수신하는 제 2 2x1 다중화기; 및 클록신호를 입력하여 상기 제 1 2x1 다중화기에 행 번지 스트로브 신호 G_RAS를 제 2 2x1 다중화기에 열 번지 스트로브 신호 G_CAS를 출력하는 리프래쉬 발생기를 구비하여 이루어지며, 디램 메모리 회로에 적용할 경우 전원 스위칭 상태에서도 디램 메모리의 내용을 유지할 수 있는 장점이 있다.

Description

디램 데이터 보존을 위한 리프래쉬 회로

본 고안은 전원을 전환할 때, 디램(Dynamic RAM : DRAM)을 사용한 메모리 회로로 컴퓨터 시스템 하드웨어를 디자인하는 것에 관한 것으로서, 특히 디램 데이터 보존을 위한 리프래쉬 회로에 관한 것이다.

도 1 은 종래의 기술에 의한 구성도이다. 도시한 바와 같이, 디램 제어기(10)가 내장된 프로세서를 사용한 디램 메모리 회로(20)에서 디램 제어기(10)의 클록(clock)은 프로세서의 내부 위상 동기 루프(Phase Locked Loop : PLL)로 사용한다. 디램의 데이터를 보존하기 위하여 다중 전원 소스(source)를 가지고 동작할 때가 있다. 이때, 어느 한쪽 전원에 장애가 발생하면 다른 전원의 소스로 스위칭을 한다. 그러면, 프로세서의 내부 위상 동기 루프는 위상차로 인해 불안정된 동작을 한다. 또한, 이 위상 동기 루프로 구동되는 디램 제어기는 디램 메모리의 재생을 하지 못한다. 따라서, 디램의 데이터가 깨지게 된다. 즉, 전원이 스위칭 될 때 디램 제어기의 클록이 불안정한 상태에서는, 디램 메모리 회로의 재생이 제대로 이루어지지 않는다. 고로, 디램 메모리의 내용이 전부 삭제되는 문제점이 있다.

본 고안은 상기한 바와 같이 동작되는 종래 기술의 문제점을 해결하기 위하여 창안된 것으로서, 디램 제어기의 재생 신호를 본 회로에서 대신 만들어서 디램의 데이터를 보존하는, 디램 데이터 보존을 위한 리프래쉬 회로를 제공하는 것을 목적으로 한다.

도 1 은 종래의 기술에 의한 구성도.

도 2 는 본 발명에 따른 디램 데이터 보존을 위한 리프래쉬 회로의 구성도.

도 3 은 본 발명에 따른 디램 데이터 보존을 위한 리프래쉬 회로의 회로도.

도 4 는 본 발명에 따른 디램 데이터 보존을 위한 리프래쉬 회로의 타이밍도.

〈도면의 주요 부분에 대한 부호의 설명〉

10 : 디램 제어기

20 : 디램 메모리

30 : C_RAS(Controller_Row Address Strobe, 행 번지 스트로브)

40 : C_CAS(Controller_Column Address Strobe, 열 번지 스트로브)

50 : 클록(clock)

60 : 리셋(reset)

70 : G_RAS(Generator_Row Address Strobe, 행 번지 스트로브)

80 : G_CAS(Generator_Column Address Strobe, 열 번지 스트로브)

90 : DG_CAS(Delay Generator_Column Address Strobe, 열 번지 스트로브)

100, 200 : 2x1 다중화기

110, 120, 210, 220 : 트라이 버퍼 1, 2, 3 , 4

300 : CBR 리프래쉬 발생기

310 : 분배기(divider)

320 : D 플립플롭

330 : 2-NAND 게이트

400 : RAS(행 번지 스트로브)

500 : CAS(열 번지 스트로브)

상기한 바와 같은 목적을 달성하기 위하여 창안된 본 고안에 따른 디램 데이터 보존을 위한 리프래쉬 회로의 바람직한 실시예는,

디램 메모리 회로에서 현재의 전원이 다른 전원으로 전환될 때 디램 제어기가 리셋되어 동작하지 않는 동안 디램의 데이터를 보존하기 위한 리프레쉬 회로에 있어서,

디램 제어기에서 출력되는 행 번지 스트로브 신호 C_RAS를 수신하는 제 1 2x1 다중화기와;

디램 제어기에서 출력되는 열 번지 스트로브 신호 C_CAS를 수신하는 제 2 2x1 다중화기; 및

클록신호를 입력하여 상기 제 1 2x1 다중화기에 행 번지 스트로브 신호 G_RAS를 제 2 2x1 다중화기에 열 번지 스트로브 신호 G_CAS를 출력하는 리프래쉬 발생기를 구비하여 이루어진다.

이때, 상기 제 1 2x1 다중화기(100)는, 트라이 버퍼 1(110)과 트라이 버퍼 2(120)를 구비하여 이루어지고, 상기 트라이 버퍼(110)(120)(210)(220)는, 리셋(60)의 상태에 따라 동작하고, 상기 재생 제너레이터(300)는, 리셋(60)이 '0' 일 때 활성화되어 입력인 클록(50)을 1/1000로 분주하는 분배기(310)와; 상기 분배기(310)에서 출력된 신호를 받아 지연된 출력신호로 만드는 D 플립플롭(320); 및 상기 분배기(310)에서 출력된 신호와 D 플립플롭(320)에서 만든 지연된 출력신호(90)를 받아 출력신호를 만드는 2-NAND 게이트(330)를 구비하여 이루어지고, 상기 제 2 2x1 다중화기(200)는, 트라이 버퍼 3(210)과 트라이 버퍼 4(220)를 구비하여 이루어지는 것이 바람직하다.

하기에서 본 고안을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 고안의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다. 그리고 후술되는 용어들은 본 고안에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

도 2 는 본 발명에 따른 디램 데이터 보존을 위한 리프래쉬 회로의 구성도이다. 도시한 바와 같이, 디램 제어기에서 출력되는 C_RAS(Controller_Row Address Strobe, 행 주소 스트로브)(40)와 C_CAS(Controller_Column Address Strobe, 충돌 예방 장치)(30)는 각각 2x1 다중화기(Multiplexer)(100)(200)로 입력된다. 그리고, 입력신호 클록(50)을 받은 CBR(CAS-before-RAS) 재생 제너레이터(300)에서, 재생 신호인 G_RAS(70)와 G_CAS(80)를 만들어 2x1 다중화기(100)(200)로 입력한다. 이때, 리셋 신호(60)가 '1' 일 때는 디램 제어기에서 들어오는 C_RAS(40)가 RAS(500)로, C_CAS(30)가 CAS(400)로 각각 바뀌어서 디램 메모리로 출력된다. 반면에 리셋 신호(60)가 '0' 일 때는 CBR 재생 제너레이터(300)에서 나오는 G_RAS(70)가 RAS(400)로, G_CAS(80)가 CAS(500)로 각각 바뀌어서 디램 메모리로 출력된다.

이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시예에 대한 동작 원리를 상세히 설명한다.

도 3 은 본 발명에 따른 디램 데이터 보존을 위한 리프래쉬 회로의 회로도이다. 도시한 바와 같이, 디램 제어기에서 들어오는 RAS 및 CAS 신호인 C_RAS(40)와 C_CAS(30)는 평상시의 메모리 회로로 RAS(500)와 CAS(400)로 출력된다. 도 4 의 ①, 즉 전원 전압이 전환되는 시점에서 분배기(divider)(310)와 D 플립를롭(320), 그리고 2-NAND 게이트(330)의 로직이 동작한다. 그리하여, 디램 제어기에서 만들어주는 C_RAS(40)와 C_CAS(30) 대신, G_RAS(70)와 G_CAS(80)로서 RAS(400) 및 CAS(500)를 만들어준다. 이 두 종류의 입력신호들을 구분하는 신호는 리셋(60)으로 한다. 이때, 이 리셋(60)은 현재의 전원이 다른 전원으로 전환되기 바로 전에 '0' 으로 떨어진다. 그리고, 전원이 전환된 후에는 다시 '1' 로 올라간다. 리셋(60)이 '0' 인 상태가 디롬 제어기의 리셋(60) 상태이다. 그리고, 이때 본 회로에서 재생을 만들어 준다. 따라서, 리셋이 '1' 일 때는 트라이 버퍼(TRI BUFFER) 1(110)과 트라이 버퍼 3(210)이 활성화된다. 따라서, C_RAS(30)와 C_CAS(40)가 각각 RAS(400)와 CAS(500)로 출력이 된다. 그리고, 리셋(60)이 '0' 일 때는 트라이 버퍼 2(120)와 트라이 버퍼 4(220)가 활성화된다. 고로, G_RAS(70)와 G_CAS(80)가 각각 RAS(400)와 CAS(500)로 출력이 된다. 그리고, 입력신호 클록(50)의 주파수는 전원이 현재일 때와 바뀌었을 때 각각 다르다. 또한, 리셋(60)이 '0' 일 때는 분배기(310)가 활성화되어 입력인 클록(50)를 1/1000로 분주 한다. 분배기(310)에서 출력된 신호 G_CAS(80)는 D 플립를롭(320)으로 들어간다. 그래서, G_CAS(80)만큼 지연이 되어 출력신호 DG_CAS(90)를 만든다. 이 두 신호 G_CAS(80)와 DG_CAS(90)는 2-NAND 게이트(330)의 입력으로 들어간다. 그리고, 출력 G_CAS(80)를 만든다. 이때 신호 G_CAS(80)는 디램 메모리 회로의 CAS(500)신호로 사용되고, 신호 G_RAS(70)는 RAS(400)신호로 사용이 된다.

도 4 는 본 발명에 따른 디램 데이터 보존을 위한 리프래쉬 회로의 타이밍도이다. 도시한 바와 같이, 현재 전원 전압을 파워 1이라고 한다. 그리고, 바뀌어진 전원 전압을 파워 2라고 한다. 또한, 파워 1과 파워 2가 합쳐진 전원을 VCC라고 한다. 그러면, 전원 공급은 상태 ③일 때 파워 1에서 파워 2로 바뀌고, VCC는 계속 연결되어 공급된다. 이때 재생을 담당하였던 디램 제어기는 리셋이 되어 동작을 하지 않는다. 상태 ①에서 리셋이 '1' 이기 때문에 디램 제어기에서 들어오는 C_RAS와 C_CAS는 그대로 RAS와 CAS로 전달된다. 또한, 이 두 신호들은 CAS가 RAS보다 먼저 떨어지는 CBR 재생 형태로 나타난다. 그리고, 전원 전압이 전환되는 시점인 상태 ③보다 앞선 상태 ②에서 리셋이 '0' 으로 떨어지고, 분배기와 D-플립를롭 및 2-NAND 게이트의 로직은 이때 동작을 하게 된다. 상태 ③에서는 클록을 분주한 신호, G_CAS가 나온다. 그리고, 상태 ④에서 D-플립를롭으로 지연된 신호 G_CAS가 신호 DG_CAS로 출력된다. 또한, 이 두 신호가 모두 '0' 일 경우는 신호 G_CAS를 '0' 으로 만든다. 현재 리셋이 '0' 이기 때문에 신호 G_CAS와 G_RAS는 각각 CAS와 RAS로 출력된다. 그리고, 이 신호들도 CBR 재생형태로 나타난다. 상태 ④에서 C_CAS와 C_RAS는 디램 제어기가 리셋 상태이므로, 모두 '0' 으로 출력한다. 상태 ⑤에서 리셋이 '1' 이 되면 디램 제어기는 리셋 상태에서 벗어나 원래의 기능을 하게 된다. 즉, 리셋이 '0' 일 때 디램 제어기가 잠시 동작을 하지 않는 상태에서 본 회로가 작동한다. 그래서, 디램 메모리 회로의 재생을 끊어지지 않게 하여 데이터가 삭제되는 것을 방지한다.

본 고안은 다양하게 변형될 수 있고 여러 가지 형태를 취할 수 있으며 상기 고안의 상세한 설명에서는 그에 따른 특별한 실시예에 대해서만 기술하였다. 하지만 본 고안은 상기 고안의 상세한 설명에서 언급된 특별한 형태로 한정되는 것이 아닌 것으로 이해되어야 하며, 오히려 첨부된 청구범위에 의해 정의되는 본 고안의 정신과 범위 내에 있는 모든 변형물과 균등물 및 대체물을 포함하는 것으로 이해되어야 한다.

상기한 바와 같이 동작하는 본 고안에 있어서, 개시되는 고안중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.

본 회로를 디램 메모리 회로에 적용할 경우 전원 스위칭 상태에서도 디램 메모리의 내용을 유지할 수 있다.

Claims

디램 메모리 회로에서 현재의 전원이 다른 전원으로 전환될 때 디램 제어기가 리셋되어 동작하지 않는 동안 디램의 데이터를 보존하기 위한 리프레쉬 회로에 있어서,

디램 제어기에서 출력되는 행 번지 스트로브 신호 C_RAS를 수신하는 제 1 2x1 다중화기;

디램 제어기에서 출력되는 열 번지 스트로브 신호 C_CAS를 수신하는 제 2 2x1 다중화기; 및

클록신호를 입력하여 상기 제 1 2x1 다중화기에 행 번지 스트로브 신호 G_RAS를 제 2 2x1 다중화기에 열 번지 스트로브 신호 G_CAS를 출력하는 리프래쉬 발생기를 구비하여 이루어진, 디램 데이터 보존을 위한 리프래쉬 회로.
제 1 항에 있어서, 상기 제 1 2x1 다중화기는 트라이 버퍼 1과 트라이 버퍼 2를 구비하여 이루어진, 디램 데이터 보존을 위한 리프래쉬 회로.
제 2 항에 있어서, 상기 트라이 버퍼는 리셋의 상태에 따라 동작하는, 디램 데이터 보존을 위한 리프래쉬 회로.
제 1 항에 있어서, 상기 재생 제너레이터는,

리셋이 '0' 일 때 활성화되어 입력인 클록을 1/1000로 분주하는 분배기;

상기 분배기에서 출력된 신호를 받아 지연된 출력신호로 만드는 D 플립를롭; 및

상기 분배기에서 출력된 신호와 D 플립를롭에서 만든 지연된 출력신호를 받아 출력신호를 만드는 2-NAND 게이트로 구비하여 이루어진, 디램 데이터 보존을 위한 리프래쉬 회로.
제 1 항에 있어서, 상기 제 2 2x1 다중화기는 트라이 버퍼 3과 트라이 버퍼 4로 구비하여 이루어진, 디램 데이터 보존을 위한 리프래쉬 회로.