JPH11265311A - 携帯電子機器内のｄｒａｍにデータを保持する回路および方法 - Google Patents

携帯電子機器内のｄｒａｍにデータを保持する回路および方法

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JPH11265311A
JPH11265311A JP10302861A JP30286198A JPH11265311A JP H11265311 A JPH11265311 A JP H11265311A JP 10302861 A JP10302861 A JP 10302861A JP 30286198 A JP30286198 A JP 30286198A JP H11265311 A JPH11265311 A JP H11265311A
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dram
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signal
reset
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JP10302861A
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Ralph Snowden
ラルフ・スノウデン
Wendy Reed
ウェンディ・リード
Glen James Zoerner
グレン・ジェームス・ゾーナー
Wai-Kin Steven Kwan
ワイ−キン・スティーブン・クワン
On Ki Andrew Chu
オン・キ・アンドリュー・チュ
Hing Leung Yiu
ヒン・レン・イウ
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    • G11C—STATIC STORES
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】 【課題】 リセットの間ＤＲＡＭ（３）内のデータを保
持する回路を提供する。 【解決手段】 リセット・ユニット（６）が受信する外
部リセット信号ＥＸＲＳＴがアサートされた場合、これ
を内部クロックと同期させて、内部リセット信号ＩＮＲ
ＳＴを生成し、ＣＰＵ（４）および回路内の他のモジュ
ールに印加して、これらをリセットする。内部リセット
信号ＩＮＲＳＴがＣＰＵに印加されている間、ＤＲＡＭ
内のデータをリフレッシュするためにＤＲＡＭコントロ
ーラ（７）が発生するリフレッシュ信号のレートを上昇
させる。外部リセット信号ＥＸＲＳＴがディゼーブルさ
れた場合、遅延リセット信号ＤＬＹＲＳＴを発生し、Ｄ
ＲＡＭコントローラに印加してこれをリセットする。Ｃ
ＰＵは、既にリセットされており、直ちにＤＲＡＭコン
トローラを再構成しそれを再度イネーブルして、ＤＲＡ
Ｍのリフレッシュ再開を可能とし、こうしてＤＲＡＭ内
のデータを維持する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）を利用してデー
タを格納する、パーソナル・ディジタル・アシスタント
（ＰＤＡ：Personal Digital Assistant）またはオーガ
ナイザ(Organizer) のような携帯電子機器に関し、更に
特定すれば、かかる機器のＤＲＡＭにデータを保持する
回路および方法に関するものである。
【０００２】
【従来の技術】周知のように、ＰＤＡまたは電子オーガ
ナイザのようなハンドヘルド携帯電子機器は、バッテリ
の電力で動作し、電子メモリにデータを格納する。ま
た、明らかであろうが、かかる機器の要件の１つは、バ
ッテリを交換しているとき、あるいは、例えば、ユーザ
がリセット・ボタンを不用意に押下したことによって内
部の電子回路がリセットされた場合、または電子回路自
体が異常を検出し、それ自体をリセットする必要がある
場合のように、機器の電力を遮断する場合でも、メモリ
内に格納されているデータが失われないことである。
【０００３】従来、データが失われるのを防止する最も
一般的な方法は、スタティック・ランダム・アクセス・
メモリ（ＳＲＡＭ）を用いることであった。しかしなが
ら、今日ＤＲＡＭの方がＳＲＡＭよりも安価であり、か
かる携帯電子機器の価格が低下し続けているので、最も
安く入手可能なメモリを用いることが望ましい。ＤＲＡ
Ｍに伴う問題は、定期的なリフレッシュ信号を入力し、
そのデータを維持しなければならないことである。リフ
レッシュ信号の到達が遅すぎると、データを格納してい
るＤＲＡＭセル上の電圧は減衰し、データは失われる。
一方、機器をリセットしている間、リフレッシュ信号を
発生するＤＲＡＭコントローラは、それ自体をリセット
するので、ＤＲＡＭに必要なリフレッシュ信号を供給す
ることができない。
【０００４】
【発明が解決しようとする課題】この問題を解決するた
めに、中央演算装置（ＣＰＵ）を制御するための従来技
術においては、リセット信号を「割り込み」信号として
「解釈し直し」、リセットが発生する前に、ＣＰＵがＤ
ＲＡＭ内の全てのデータをハード・ディスクまたはフラ
ッシュ・メモリに転送することが既知である。このよう
に、リセット信号は実際のリセットではなく、更に、機
器内部または外部に追加のメモリを必要とする。同様
に、主ＣＰＵがリセットされている間、外部チップを用
いることによってＤＲＡＭ内のデータを保持するのを助
ける場合、外部ロジック、およびＣＰＵとこの外部ロジ
ックとの間に通信が必要となる。これは複雑化を招くと
共に、コスト上昇を伴う。
【０００５】最後に、機器内のロジック回路のいくつか
をリセット不可能に(non-resettable)するような構成も
可能であろうが、これは機器の動作には非常に危険であ
る。何故なら、機器のリセット後、ロジック回路のレジ
スタ内に予測不可能な値があるために、デッドロックが
発生する恐れがあるからである。
【０００６】したがって、本発明の目的は、この従来技
術の欠点を克服するか、あるいは少なくとも低減する回
路および方法を提供することである。
【０００７】
【課題を解決するための手段】したがって、一態様にお
いて、本発明は、リセットの間ダイナミック・ランダム
・アクセス・メモリ（ＤＲＡＭ）内のデータを保持する
回路を提供し、この回路は、外部リセット信号を受信す
るように結合されているリセット入力，外部リセット信
号の受信に応答して、内部リセット信号を与える第１出
力，および外部リセット信号の受信に応答応答するが、
内部リセット信号に対して遅延して、遅延リセット信号
を与える第２出力を有するリセット・コントローラ、リ
セット・コントローラの第１出力結合されている入力を
有する中央演算装置（ＣＰＵ）、リセット・コントロー
ラの第２出力に結合されている第１入力、ＣＰＵの出力
に結合されている第２入力、およびＤＲＡＭに結合可能
であり、このＤＲＡＭに周期的なリフレッシュ信号を供
給し、その中に格納されているデータが失われるのを防
止する出力を有するＤＲＡＭコントローラから成り、遅
延リセット信号は、外部リセット信号が終了したときに
のみ発生し、内部リセット信号がリセット・コントロー
ラから受信されたときにＣＰＵをリセットするが、ＤＲ
ＡＭコントローラは遅延リセット信号が受信されるまで
リフレッシュ信号を発生し続けてＤＲＡＭをリフレッシ
ュし、遅延リセット信号が受信されたときに、ＤＲＡＭ
コントローラはリセットされ、ＣＰＵによって再構成さ
れ、リフレッシュ信号を再び発生し始めることを可能と
する。
【０００８】好適実施例では、リセット・コントローラ
は、受信した外部リセット信号の開始に応答して内部リ
セット信号を発生し、受信した外部リセット信号の終了
に応答して遅延リセット信号を発生するリセット信号発
生手段を備える。
【０００９】好ましくは、リセット・コントローラは、
更に、ＤＲＡＭコントローラの制御入力に結合され、外
部リセット信号が受信された場合、リフレッシュ信号の
周波数を高める制御出力を備える。リフレッシュ信号発
生手段は、好ましくは、制御信号がリセット・コントロ
ーラから受信され、外部リセット信号が受信されたこと
を示す場合、第１周波数よりも高い、または少なくとも
等しい、第２周波数で周期的リフレッシュ信号を発生す
る。
【００１０】一実施例では、前述の回路は、好ましく
は、ＤＲＡＭコントローラとＤＲＡＭに結合するための
ポートとの間に結合され、このポートをイネーブルする
か否かを選択するポート・コントローラを更に備え、ポ
ート・コントローラは、リセット・コントローラの遅延
出力に結合された入力を有し、ポート・コントローラ
は、遅延リセット信号の受信に応答して、ポートをディ
ゼーブルし、リセットされる。
【００１１】第２の態様において、本発明は、携帯電子
機器のダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）に格納されているデータを、そのリセットの間
維持する方法を提供し、この方法は、ＤＲＡＭコントロ
ーラによってリフレッシュ信号を発生し、ＤＲＡＭ内に
格納されているデータを維持する段階、外部リセット信
号の受信に応答して内部リセット信号を発生する段階、
外部リセット信号の受信に応答するが、内部リセット信
号に対して遅延して、遅延リセット信号を発生する段
階、内部リセット信号の中央演算装置（ＣＰＵ）による
受信に応答し、携帯電子機器の少なくともＣＰＵをリセ
ットする段階、遅延リセット信号のＤＲＡＭコントロー
ラによる受信に応答して、携帯電子機器の少なくともＤ
ＲＡＭコントローラをリセットする段階から成り、ＣＰ
Ｕがリセットされている間、ＤＲＡＭコントローラがリ
フレッシュ信号をＤＲＡＭに発生し続ける。
【００１２】好適実施例では、前述の方法は、外部リセ
ット信号が受信されたとき、ＤＲＡＭコントローラによ
って発生されるリフレッシュ信号の周波数を高める段階
を更に含む。
【００１３】好ましくは、内部リセット信号は、受信さ
れた外部リセット信号の開始に応答して発生され、遅延
リセット信号は、受信された外部リセット信号の終了に
応答して発生される。
【００１４】前述の回路は、好ましくは、ダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）を有する携
帯電子機器内に組み込まれ、ＤＲＡＭコントローラの出
力はＤＲＡＭに結合されている。外部リセット信号は、
機器のユーザによって発生することができる。あるい
は、外部リセット信号は、機器内の他の回路によって発
生することができる。
【００１５】
【発明の実施の形態】これより、図面を参照しながら、
本発明の一実施形態を、一例として、更に詳細に説明す
る。
【００１６】図１に示すように、携帯電子機器１は、処
理回路２，および処理回路２の制御の下でデータを格納
するダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）３を含む。処理回路２は、中央演算装置（ＣＰ
Ｕ）４，システム・クロック信号ＳＹＳＣＬＫを受信し
適切なクロック信号をこれから発生するクロック発生器
５，リセット・ユニット６，ＤＲＡＭコントローラ７，
およびＤＲＡＭコントローラ７とＤＲＡＭ３との間のポ
ート９をイネーブルするかまたはディゼーブルするかを
制御するポート・コントローラ８を含む。
【００１７】リセット・ユニット６は、外部リセット信
号ＥＸＲＳＴを受信し、この外部リセット信号ＥＸＲＳ
Ｔを内部クロック信号ＩＮＣＬＫと同期させる。外部リ
セット信号ＥＸＲＳＴは、機器上のリセット・ボタンの
ような、ユーザが行う制御、または機器内の他の回路に
よって発生される場合があり、一方内部クロック信号Ｉ
ＮＣＬＫは、クロック発生器５によってシステム・クロ
ックから発生され、例えば、３２ｋＨｚである。図２に
最良に見られるように、外部リセット信号ＥＸＲＳＴ
は、内部クロックＩＮＣＬＫに対していずれの任意の時
点にでも開始することができるので、例えば、内部クロ
ック信号ＩＮＣＬＫの次の遷移時に同期させ、内部リセ
ット信号ＩＮＲＳＴを生成することは重要である。した
がって、この内部リセット信号ＩＮＣＬＫは、矢印１１
で示すように、外部リセット信号ＥＸＲＳＴに対してや
や遅延され、ＣＰＵ４およびリセットする必要があるシ
ステム内の他の回路に供給されるが、この段階では、Ｄ
ＲＡＭコントローラ７およびポート・コントローラ８に
は供給されない。
【００１８】ＤＲＡＭコントローラ７は、リフレッシュ
制御回路１０，およびその他の関連する回路を含み、Ｄ
ＲＡＭ３がＣＰＵ４および液晶ディスプレイ（ＬＣＤ）
コントローラ（図示せず）のようなその他の周辺素子に
対するリードおよびライト・サイクルを外部で行なうた
めに必要な信号およびタイミングを発生する機能を果た
す。ポート・コントローラは、ポート９を制御し、ＤＲ
ＡＭコントローラ７を外部ＤＲＡＭ３に接続するか、ま
たはＤＲＡＭコントローラからの信号を他の機能的信号
と多重化する機能を果たす。これは、通常、ＤＲＡＭ信
号の全てが当該用途には必要でない場合、例えば、ＤＲ
ＡＭバンクの１つのみを用いる場合にのみ行われ、この
とき、他のバンクのピンは、他の機能のために利用する
ことができる。
【００１９】したがって、図２に示すように、内部リセ
ット信号ＩＮＲＳＴを発生した後でも、ＤＲＡＭリフレ
ッシュ信号ＲＦＲＳＨは未だＤＲＡＭコントローラ７に
よって発生され、ＤＲＡＭ３に渡されて、これをリフレ
ッシュしその中に格納されているデータを維持する。リ
フレッシュ・パルスは、例えば、矢印１２によって示す
ように、１５．６μｓの間隔で発生すればよい。この時
間の間、システム・クロックＳＹＳＣＬＫは、図２の矢
印１７で示すように、オフ、即ち、「休止(asleep)」状
態とすればよい。しかしながら、ＤＲＡＭコントローラ
７およびポート・コントローラ８がリセットされる直前
にＤＲＡＭ３がリフレッシュされることを確実にしよう
とするためには、内部リセット信号ＩＮＲＳＴを発生し
た後、リフレッシュ信号ＲＦＲＳＨの周波数を上昇させ
る。図１に最良に示すように、これが発生するのは、リ
セット・ユニットが外部リセット信号ＥＸＲＳＴを受信
し、制御信号ＲＦＱＲＦＲＳＨを発生し、これをＤＲＡ
Ｍコントローラに渡して、リフレッシュ信号ＲＦＲＳＨ
の周波数を、例えば、通常の周波数よりも４倍または５
倍に上昇させるべきことを示すときである。このレート
を高めたＤＲＡＭのリフレッシュは、外部リセット信号
ＥＸＲＳＴが終了する直後まで続く。尚、外部リセット
信号の長さは、ユーザがボタンを押し続ける時間に依存
するので、一定でもなければ、予測可能でもないことは
認められよう。したがって、図２に示すように、内部リ
セット信号ＩＮＲＳＴは、内部クロック信号ＩＮＣＬＫ
の次の遷移時に終了する。
【００２０】この時点で、遅延素子１３を含むリセット
・ユニット６は、遅延リセット信号ＤＬＹＲＳＴを発生
し、これをＤＲＡＭコントローラ７およびポート・コン
トローラ８に渡す。この遅延リセット信号ＤＬＹＲＳＴ
は、図２において１４で示すが、ＤＲＡＭコントローラ
７に、リフレッシュ信号ＲＦＲＳＨの発生を停止させ、
ポート・コントローラ８にポート９をディゼーブルさ
せ、更に双方のコントローラをリセットする。次いで、
ＣＰＵ４は、適切なアドレス，データおよび選択信号な
らびにレジスタ値を用いてＤＲＡＭコントローラ７およ
びポート・コントローラ８をプログラムし、コントロー
ラの機能を必要に応じて再構成することができる。この
再構成は、ＣＰＵ４がポート・コントローラ８およびＤ
ＲＡＭコントローラ７を再びイネーブルし、図２におけ
る矢印１６で示すように、ＤＲＡＭコントローラ７がリ
フレッシュ信号を発生しＤＲＡＭ３をリフレッシュする
ことが可能となる前に、図２における矢印１５で示すよ
うに、比較的短い時間を要するだけに過ぎない。
【００２１】このように、ＤＲＡＭコントローラがリセ
ットされる前のＤＲＡＭの最後のリフレッシュと、これ
が再構成され再びイネーブルされた後の最初のリフレッ
シュ・パルスとの間の時間間隔は、ほぼリセット・ユニ
ット６からの遅延リセット信号ＤＬＹＲＳＴの長さに、
ＤＲＡＭコントローラを再構成しイネーブルするために
ＣＰＵが必要とする時間長を加えた値となることが、図
２からわかるであろう。この期間は比較的短く、恐ら
く、「通常の」リフレッシュ・パルス間の間隔１２より
も短いので、ＤＲＡＭ内のデータは維持される。内部リ
セット信号ＩＮＲＳＴがオンの期間にリフレッシュ・レ
ートを高めない場合、外部リセット信号がいつ終了する
かに依存して、リセット前最後のリフレッシュ・パルス
と、イネーブルした後の最初のリフレッシュ・パルスと
の間の期間は、ほぼ「通常の」間隔１２の２回分の長さ
となることが認められよう。ＤＲＡＭがデータおよび
「正常な」間隔１２を維持するために必要なリフレッシ
ュ・レートによっては、これで十分な場合もあるが、内
部リセット信号ＩＮＲＳＴがオンの期間にリフレッシュ
・レートの周波数を高めることによって、間隔１５の要
件を緩和することにより、データが維持される可能性を
改善する。
【００２２】図３は、外部リセットをアサートする前、
その間、およびその後の、ＤＲＡＭ内のデータを保持す
るための前述の実施例の動作のフローチャートを示す。
初期状態は、システム・クロックが休止中または完全に
動作中のいずれであっても、ＤＲＡＭがＤＲＡＭコント
ローラによってリフレッシュされていることを想定す
る。
【００２３】したがって、開始２０から、外部リセット
信号をアサートし（２１）、この外部リセット信号を内
部クロックと同期させ（２２）、内部リセット信号を生
成する。内部リセット信号をＣＰＵおよび回路内の他の
モジュールに印加してこれらをリセットする（２３）
が、この内部リセット信号は、ＤＲＡＭコントローラ，
およびポート・コントローラには印加しない。代わり
に、内部リセット信号をＣＰＵおよび他のモジュールに
印加している間、ＤＲＡＭコントローラがＤＲＡＭ内の
データをリフレッシュするために発生するリフレッシュ
信号のレートを上昇させる（２４）。次に、外部リセッ
ト信号をディゼーブルし（２５）、続いて内部リセット
信号をディゼーブルすると、遅延リセット信号が発生
し、これをＤＲＡＭコントローラおよびポート・コント
ローラに印加して、これらをリセットする（２６）。Ｃ
ＰＵは、既にリセットされており、素早くＤＲＡＭコン
トローラおよびポート・コントローラを再構成し、これ
らを再度イネーブルし（２７）、ＤＲＡＭのリフレッシ
ュを再開することができ、こうしてこのシーケンスを終
了する（２８）。
【００２４】本発明の１つの特定実施例のみを詳細に説
明したに過ぎないが、本発明の範囲から逸脱することな
く、当業者には種々の変更や改良も可能であることは認
められよう。
【図面の簡単な説明】
【図１】ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）を有し、リセットの間ＤＲＡＭにデータを
保持する携帯電子機器に組み込まれた回路のブロック
図。
【図２】図１の回路の種々の点における信号のタイミン
グ図。
【図３】図１の回路の動作において用いられる方法のフ
ロー・チャート。
【符号の説明】
１ 携帯電子機器 ２ 処理回路 ３ ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ） ４ 中央演算装置（ＣＰＵ） ５ クロック発生器 ６ リセット・ユニット ７ ＤＲＡＭコントローラ ９ ポート ８ ポート・コントローラ １０ リフレッシュ制御回路
フロントページの続き (72)発明者 グレン・ジェームス・ゾーナー アメリカ合衆国テキサス州オースチン、チ ェスター・フォレスト8903 (72)発明者 ワイ−キン・スティーブン・クワン ホンコン、コウルーン、チョイ・ハン・エ ステート、カム・ワ・ハウス、ルーム444 (72)発明者 オン・キ・アンドリュー・チュ ホンコン、エヌ・ティー、ユエン・ロン グ、フェアビュー・パーク、ケイ−４−58 (72)発明者 ヒン・レン・イウ ホンコン、エヌ・ティー、クワイ・チャ ン、ワ・キング・ヒル・ロード、ワンダー ランド・ビラス19、８／エフ・ブロック、 フラット・シー

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】リセットの間ダイナミック・ランダム・ア
    クセス・メモリ（ＤＲＡＭ）内のデータを保持する回路
    であって：リセット・コントローラであって、 外部リセット信号を受信するように結合されているリセ
    ット入力，前記外部リセット信号の受信に応答して、内
    部リセット信号を与える第１出力，および前記外部リセ
    ット信号の受信に応答するが、前記内部リセット信号に
    対して遅延して、遅延リセット信号を与える第２出力；
    を有するところのリセット・コントローラ；中央演算装
    置（ＣＰＵ）であって、 前記リセット・コントローラの前記第１出力に結合され
    ている入力；を有するところの中央演算装置（ＣＰ
    Ｕ）；ＤＲＡＭコントローラであって、 前記リセット・コントローラの前記第２出力に結合され
    ている第１入力，前記ＣＰＵの出力に結合されている第
    ２入力，および前記ＤＲＡＭに結合可能であり、該ＤＲ
    ＡＭに周期的なリフレッシュ信号を供給し、その中に格
    納されているデータが失われるのを防止する出力；を有
    するところのＤＲＡＭコントローラ；から成り、 前記遅延リセット信号は、前記外部リセット信号が終了
    したときにのみ発生し、内部リセット信号が前記リセッ
    ト・コントローラから受信されたときにＣＰＵをリセッ
    トするが、ＤＲＡＭコントローラは前記遅延リセット信
    号が受信されるまで前記リフレッシュ信号を発生し続け
    て前記ＤＲＡＭをリフレッシュし、前記遅延リセット信
    号が受信されたときに、前記ＤＲＡＭコントローラをリ
    セットし、前記ＣＰＵによって再構成して、前記リフレ
    ッシュ信号を再び発生し始めることを可能とすることを
    特徴とする回路。
  2. 【請求項２】請求項１記載の回路において、前記リセッ
    ト・コントローラは、受信した前記外部リセット信号の
    開始に応答して、内部リセット信号を発生し、かつ受信
    した前記外部リセット信号の終了に応答して前記遅延リ
    セット信号を発生するリセット信号発生手段を備えるこ
    とを特徴とする回路。
  3. 【請求項３】請求項１記載の回路において、前記リセッ
    ト・コントローラは、更に、前記ＤＲＡＭコントローラ
    の制御入力に結合される制御出力であって、それによ
    り、前記外部リセット信号が受信された場合に、前記リ
    フレッシュ信号の周波数を高める制御出力を備えること
    を特徴とする回路。
  4. 【請求項４】請求項１記載の回路において、前記ＤＲＡ
    Ｍコントローラは、前記ＤＲＡＭをリフレッシュするた
    めに必要な第１周波数の前記周期的リフレッシュ信号を
    発生するリフレッシュ信号発生手段であって、それによ
    り、内部に格納されているデータが失われないようにす
    る手段を備えることを特徴とする回路。
  5. 【請求項５】請求項４記載の回路において、前記リフレ
    ッシュ信号発生手段は、外部リセット信号が受信された
    ことを示す制御信号がリセット・コントローラから受信
    された場合に、前記第１周波数よりも高い第２周波数
    で、前記周期的リフレッシュ信号を発生することを特徴
    とする回路。
  6. 【請求項６】請求項１記載の回路であって、前記ＤＲＡ
    Ｍコントローラと前記ＤＲＡＭに結合するためのポート
    との間に結合され、かつ前記ポートをイネーブルするか
    否かを選択するポート・コントローラを更に備え、該ポ
    ート・コントローラは、前記リセット・コントローラの
    前記遅延出力に結合された入力を有し、該ポート・コン
    トローラは、前記遅延リセット信号の受信に応答して、
    リセットされ、前記ポートをディゼーブルすることを特
    徴とする回路。
  7. 【請求項７】携帯電子機器であって、データを格納する
    ためのダイナミック・ランダム・アクセス・メモリ（Ｄ
    ＲＡＭ）と、前出の請求項のいずれか記載の回路とを備
    え、前記ＤＲＡＭコントローラの出力が前記ＤＲＡＭに
    結合されていることを特徴とする携帯電子機器。
  8. 【請求項８】携帯電子機器のダイナミック・ランダム・
    アクセス・メモリ（ＤＲＡＭ）に格納されているデータ
    を、そのリセットの間、維持する方法であって：前記Ｄ
    ＲＡＭ内に格納されているデータを維持するために、Ｄ
    ＲＡＭコントローラによってリフレッシュ信号を発生す
    る段階；外部リセット信号の受信に応答して内部リセッ
    ト信号を発生する段階；前記外部リセット信号の受信に
    応答するが、前記内部リセット信号に対して遅延して、
    遅延リセット信号を発生する段階；前記内部リセット信
    号の中央演算装置（ＣＰＵ）による受信に応答し、前記
    携帯電子機器の少なくとも前記ＣＰＵをリセットする段
    階；前記ＤＲＡＭコントローラによる前記遅延リセット
    信号の受信に応答して、前記携帯電子機器の少なくとも
    前記ＤＲＡＭコントローラをリセットする段階；から成
    り、 前記ＣＰＵがリセットされている間、前記ＤＲＡＭコン
    トローラが前記リフレッシュ信号を前記ＤＲＡＭに発生
    し続けることを特徴とする方法。
  9. 【請求項９】請求項８記載のＤＲＡＭに格納されている
    データを維持する方法であって：前記外部リセット信号
    が受信されたときに、前記ＤＲＡＭコントローラによっ
    て発生される前記リフレッシュ信号の周波数を高める段
    階；を更に含むことを特徴とする方法。
  10. 【請求項１０】請求項８記載のＤＲＡＭに格納されてい
    るデータを維持する方法であって：前記内部リセット信
    号は、受信された前記外部リセット信号の開始に応答し
    て発生され、 前記遅延リセット信号は、受信された前記外部リセット
    信号の終了に応答して発生されることを特徴とする方
    法。
  11. 【請求項１１】請求項８記載のＤＲＡＭに格納されてい
    るデータを維持する方法であって：前記外部リセット信
    号は、前記機器のユーザによって発生されることを特徴
    とする方法。
  12. 【請求項１２】請求項８記載のＤＲＡＭに格納されてい
    るデータを維持する方法であって：前記外部リセット信
    号は、前記機器内の他の回路によって発生されることを
    特徴とする方法。
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