KR20150007514A - 반도체 장치 및 이의 제어 방법 - Google Patents

반도체 장치 및 이의 제어 방법 Download PDF

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Abstract

본 기술은 반도체 장치에 관한 것으로, 복수개의 라이트 파이프라인을 가지며 데이터를 래치하기 위한 파이프라인 래치부, 및 유휴신호 정보에 응답하여 상기 복수개의 라이트 파이프라인 중 적어도 어느 한 라이트 파이프라인에 고정된 값을 저장하기 위한 제어부가 제공된다.

Description

반도체 장치 및 이의 제어 방법{SEMICONDUCTOR DEVICE AND METHOD OF CONTROL THE SAME}
반도체 장치 및 그 제어 방법에 관련된 기술이 기술된다. 보다 구체적으로는, 유휴신호(Idle Signal) 정보에 따라 라이트 파이프 라인 래치(Write Pipeline latch)를 제어하기 위한 방법 및 그 장치에 관련된 것이다.
일반적으로 시스템(System)이 규정에 어긋나는 입력신호를 반도체 장치에 인가했을 때, 반도체 장치의 라이트(Write) 동작에 오동작을 일으켜 초기화되는 문제점이 발생한다.
도 1은 종래 기술에 따른 라이트 타이밍도이다. 도 1을 참조하면, 데이터 스트로브 신호(Data Strobe Signal)(DQS) 카운터(Counter)를 포함하는 메모리 장치는 라이트 커맨드(Command)(WT) 입력 시 이 명령어를 클록(CLK)으로 시프팅(Shifting)하여 내부 라이트 신호(WR(WL-05))를 발생시킨다.
하지만 시스템이 반도체 장치와 약속한 카스 라이트 레이턴시(Cas Write Latency)(CWL) 값을 위반하여 비정상적인 타이밍에 데이터 스트로브 신호(DQS)를 입력하는 경우에는 반도체 장치의 라이트 동작에 오동작을 일으킬 수 있다.
도 2는 데이터 스트로브 신호가 비정상적인 타이밍에 입력되었을 때를 나타내는 라이트 타이밍도이다. 도 2를 참조하면, 시스템이 반도체 장치와 약속한 카스 라이트 레이턴시(CWL) 값을 위반하여 데이터 스트로브 신호(DQS)를 입력하는 경우에는 데이터 스트로브 입력신호(DQS_IN)가 내부 라이트 신호(WR(WL-05)) 를 래치하지 못하여 데이터 스트로브 신호(DQS) 카운팅(Counting)을 못하게 된다.
예를 들어, 카스 라이트 레이턴시(CWL) 값이 '10'으로 되어있으면, 외부에서 라이트 명령어(WT)가 들어오게 되고, 데이터 스트로브 신호(DQS)와 데이터(DQ)가 들어오게 되는데, 여기까지의 클록이 10개라는 의미이다. 열 번째에 들어온다는 것을 알려주기 위해 모드 레지스터 셋(Mode Register Set)(MRS)에 카스 라이트 레이턴시(CWL)의 정보가 포함되어 들어오게 된다. 카스 라이트 레이턴시(CWL) 값이 '10'으로 세팅(Setting)되어 반도체 장치에 알리게 되는데 실제로 메모리 컨트롤러에서 보내줄 때는 아홉번 째 혹은 열 한번째로 들어오는 경우가 있을 수 있다. 이 경우를 카스 라이트 레이턴시(CWL)를 위반했다고 하며, 비정상적인 타이밍에서의 데이터 스트로브 신호(DQS) 입력이라고 할 수 있다.
또한, 카스 라이트 레이턴시(CWL) 값을 위반하는 경우는 특히, 반도체 장치의 트레이닝 과정에서 불가피하게 발생할 수 있다. 즉, 정상적인 동작을 위한 타이밍을 찾는 트레이닝 과정에서 약속한 카스 라이트 레이턴시(CWL) 값을 위반하여 입력되는 경우가 발생할 가능성이 있다.
따라서, 이러한 경우에 반도체 장치의 라이트 파이프라인 래치의 제어 순서가 뒤섞이게 되어 오동작을 일으키게 되는 문제점이 발생할 수 있다.
본 발명의 실시예들은 비정상적인 타이밍(Timing)에 데이터 스트로브 신호(DQS)의 입력으로 인한 라이트 파이프라인 래치의 제어 순서가 뒤섞이는 것을 방지할 수 있는, 반도체 장치를 제공하는 것이다.
본 발명의 실시예에 따른 반도체 장치는, 복수개의 라이트 파이프라인을 가지며 데이터를 래치하기 위한 파이프라인 래치부; 및 유휴신호 정보에 응답하여 상기 복수개의 라이트 파이프라인 중 적어도 어느 한 라이트 파이프라인에 고정된 값을 저장하기 위한 제어부를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 방법으로서, 유휴신호 정보에 의해 파이프라인 제어신호를 생성하는 단계; 상기 파이프라인 제어신호에 의해 상기 라이트 파이프라인을 선택하기 위한 파이프라인 선택신호를 생성하고, 이에 따라 적어도 어느 한 파이프라인이 고정된 값을 가지도록 제어하기 위한 파이프라인 입력 제어신호를 생성하는 단계; 및 상기 파이프라인 입력 제어신호에 응답하여 데이터를 래치하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 라이트 동작을 수행하기 전 유휴신호 정보를 이용하여 라이트 파이프라인 래치를 제어한다. 따라서 비정상적인 타이밍에 데이터 스트로브 신호(DQS)의 입력으로 인하여 오동작하는 반도체 장치의 상태를 정상 동작하도록 조정할 수 있다. 아울러, 반도체 장치의 초기화 없이 지속적인 동작을 보장할 수 있는 장점이 있다.
도 1은 종래 기술에 따른 라이트 타이밍도이다.
도 2는 데이터 스트로브 신호가 비정상적인 타이밍에 입력되었을 때를 나타내는 라이트 타이밍도이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 블록 다이어그램이다.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 제어부의 구성요소 중 파이프라인 제어신호 생성부를 상세히 도시한 회로도이다.
도 5는 도 3에 도시된 본 발명의 실시예에 따른 제어부의 구성요소 중 파이프라인 입력 제어신호 생성부를 상세히 도시한 회로도이다.
도 6은 도 3에 도시된 본 발명의 실시예에 따른 제어부의 구성요소 중 파이프라인 입력 제어신호 생성부의 타이밍도이다.
도 7은 본 발명의 실시예에 따른 유휴신호 정보를 이용하여 라이트 파이프라인을 제어하는 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 블록 다이어그램이다. 도 3을 참조하면, 반도체 장치는 제어부(310), 및 파이프라인 래치부(320)를 포함하여 구성한다.
제어부(310)는 파이프라인 제어신호 생성부(311)와 파이프라인 입력 제어신호 생성부(312)를 포함한다. 여기서 파이프라인 제어신호 생성부(311)는 리셋신호와 유휴신호 정보에 응답하여 라이트 파이프를 제어하기 위한 제어신호(WPIPE_CTRL)를 생성한다.
파이프라인 제어신호(WPIPE_CTRL)는 반도체 장치가 라이트 동작을 수행하기 전 라이트 파이프라인 래치를 제어하여 반도체 장치의 상태를 조절하게 된다. 이로 인해 시스템이 비정상적인 타이밍에 데이터 스트로브 신호(DQS)의 입력으로 인한 라이트 파이프라인 래치의 데이터 입출력 제어 순서가 뒤섞이는 것을 방지할 수 있다.
따라서 데이터 스트로브 신호(DQS)가 비정상적인 타이밍에 입력되더라도 반도체 장치의 초기화 없이 지속적인 동작을 보장할 수 있다. 데이터 스트로브 신호(DQS)의 비정상적인 타이밍에서의 입력은 반도체 장치의 파워-업(power-up) 이후 트레이닝(Training) 과정에서 발생할 가능성이 있다.
파이프라인 제어신호(WPIPE_CTRL)를 생성하기 위한 상세한 설명은 도 4에게 하기로 한다.
파이프라인 입력 제어신호 생성부(312)는 파이프라인 제어신호(WPIPE_CTRL)에 응답하여 라이트 파이프라인을 선택하기 위한 파이프라인 선택신호를 생성하고, 이 신호에 의해 복수개의 라이트 파이프라인 중 적어도 어느 한 라이트 파이프라인이 고정된 값을 가지도록 제어하기 위한 파이프라인 입력 제어신호(WPIPE_IN)를 생성한다. 이때, 파이프라인 선택신호와 파이프라인 입력 제어신호(WPIPE_IN)는 복수개의 파이프라인에 대응되도록 각각 복수개를 가지고 있다. 여기서 파이프라인 입력 제어신호(WPIPE_IN)를 생성하기 위한 상세한 설명은 도 5에서 하기로 한다.
파이프라인 래치부(320)는 복수개의 파이프라인을 가지고 있으며, 파이프라인 입력 제어신호 생성부(320)로부터 생성된 파이프라인 입력 제어신호(WPIPE_IN)를 입력받아 데이터를 래치시킨다.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 제어부(310)의 구성요소 중 파이프라인 제어신호 생성부(311)를 상세히 도시한 회로도이다. 도 4를 참조하면, 리셋신호(RST)와 유휴신호(IDEL) 정보에 응답하여 파이프라인 제어신호(WPIPE_CTRL)가 생성될 수 있다. 이때, 파이프라인 제어신호 생성부(311)는 펄스 구간 제어 블록(410)을 더 포함하고 있는데, 펄스 구간 제어 블록(410)은 펄스 형태로 발생하는 신호(RCD)의 라이징 타이밍을 지연시킴으로써 펄스 폭을 감소시키는 역할을 한다.
여기서, 유휴신호(IDLE)는 유휴 구간을 알려주는 신호로써, 액티브, 라이트, 프리차지의 구동이 끝난 후, 다음 라이트가 시작되기 전까지의 구간을 유휴구간이라 한다. 이 구간은 항상 일정하지 않고, 줄어드는 경우가 발생하는데, 너무 작아지면 신호가 점점 줄어들다가 제대로 활성화되지 않는 경우가 발생하게 된다. 이런 경우에 조금이라도 신호가 활성화되면 실제로 사용하기 위해 펄스 폭을 넓혀서 쓸 수 있도록 제어하는 역할을 펄스 구간 제어 블록(410)이 하게 된다. 또한, 그 구간이 너무 넓어도 안 되기 때문에 어느 정도의 펄스 폭을 보장할 수 있도록 해준다.
즉, 유휴신호(IDLE)의 펄스 폭이 상대적으로 작거나 혹은 크더라도 초기화하는 타이밍을 보장하여, 파이프라인 제어신호(WPIPE_CTRL)를 안정적으로 생성할 수 있도록 한다.
도 5는 도 3에 도시된 본 발명의 실시예에 따른 제어부(310)의 구성요소 중 파이프라인 입력 제어신호 생성부(312)를 상세히 도시한 회로도이다. 도 5를 참조하면, 파이프라인 입력 제어신호 생성부(312)는 파이프라인 선택신호 생성부(510)와 파이프라인 입력 제어신호 출력부(520)를 포함하여 구성한다.
파이프라인 선택신호 생성부(510)는 파이프라인 제어신호 생성부(311)로부터 생성된 라이트 파이프라인 제어신호(WPIPE_CTRL)와 데이터 스트로브 신호(LOAD_DQS)에 응답하여 파이프라인을 선택하기 위한 파이프라인 선택신호(QF<0>, QF<1>)를 생성한다.
파이프라인 입력 제어신호 출력부(520)는 파이프라인 선택신호 생성부(510)로부터 생성된 파이프라인 선택신호(QF<0>, QF<1>)와 데이터 스트로브 신호(LOAD_DQS)에 응답하여 파이프라인 입력 제어신호(WPIPE_IN<0>, WPIPE_IN<1>)를 생성할 수 있다. 여기서 파이프라인 입력 제어신호(WPIPE_IN<0>, WPIPE_IN<1>)는 적어도 어느 한 파이프라인이 고정된 값을 가지도록 제어하기 위한 신호이다.
이하, 파이프라인 입력 제어신호 생성부(312)의 동작에 대하여 살펴보기로 한다. 파이프라인 제어신호(WPIPE_CTRL)의 값이 하이(High, 이하 'H'라 함) 또는 로우(Low, 이하 'L'이라 함)가 되는데, 'H'일 경우에 신호가 동작하게 된다. 예를 들어, 파이프라인 제어신호(WPIPE_CTRL)가 'H'일 경우, 제1 파이프라인 선택신호(QF<0>)는 'L', 제2 파이프라인 선택신호(QF<1>)는 'H'가 출력된다. 즉, 파이프라인 제어신호(WPIPE_CTRL)는 특정 노드(제1 파이프라인 또는 제2 파이프라인)가 항상 고정된 값이 나오도록 제어한다.
라이트 커맨드는 여러 번 들어오게 되는데, 데이터 스트로브 신호(LOAD_DQS)는 각각의 라이트 커맨드 신호에 상응해서 한 번씩 'H' 값을 출력하게 된다. 이 신호를 두 개의 파이프라인 입력 제어신호(WPIPE_IN<0>, WPIPE_IN<1>)로 나누는 기능을 파이프라인 제어신호(WPIPE_CTRL)가 하게 된다. 그래서 파이프라인 선택신호(QF<0>, QF<1>)는 동시에 같은 값이 나오지 않고 항상 다른 값을 가지게 된다.
파이프라인은 일반적으로 파이프라인에 데이터를 입력하기 위한 파이프 입력신호가 있고, 파이프라인으로부터 데이터를 출력하는 파이프 출력신호가 있다. 복수개의 파이프라인, 예를 들어, 제1 파이프라인, 제2 파이프라인이 존재할 때, 제1 파이프라인 입력신호에 의해 데이터가 입력된 제1 파이프라인에서 데이터를 출력하기 위해서는 제1 파이프라인 출력신호가 발생해야 한다. 즉, 제1 파이프라인 입력신호는 제1 파이프라인 출력신호와 제2 파이프라인 입력신호는 제2 파이프라인 출력신호와 상응하여 발생해야만 제1 파이프라인, 제2 파이프라인에 정상적으로 데이터를 입출력할 수 있다.
하지만 카스 라이트 레이턴시(CWL) 값을 위반하여 비정상적인 타이밍에 데이터 스트로브 신호(LOAD_DQS)가 입력이 되면 제1 파이프라인 입력신호에 의해 입력이 되고 제2 파이프라인 출력신호에 의해 출력이 되는 에러가 발생할 수 있다. 이러한 경우를 방지하기 위해서 비정상적인 타이밍에 데이터 스트로브 신호(LOAD_DQS)가 입력이 되면 파이프라인 제어신호(WPIPE_CTRL)로 인해 제2 파이프라인에는 고정된 값이 주어짐으로써 데이터가 전송되지 않게 되어 에러를 방지할 수 있다.
결론적으로, 이전의 라이트 동작에서 비정상적인 타이밍에 데이터 스트로브 신호(LOAD_DQS)의 입력으로 인하여 파이프라인 래치의 제어신호의 순서가 뒤섞이게 되더라도 유휴신호(IDLE) 정보를 이용하여 파이프라인 래치의 데이터 입출력 순서를 제어함으로써 이후의 데이터 스트로브 신호(LOAD_DQS)가 정상적으로 입력되는 라이트 동작에 대해서는 반도체 장치의 초기화 없이 정상 동작을 이루어질 수 있도록 보장할 수 있다.
도 6은 도 3에 도시된 본 발명의 실시예에 따른 제어부(310)의 구성요소 중 파이프라인 입력 제어신호 생성부(312)의 타이밍도이다. 도 6을 참조하면, 데이터 스트로브 신호(LOAD_DQS)로부터 라이트 신호가 입력이 되면 파이프라인 선택신호(QF<0>, QF<1>)가 서로 다른 값을 가지게 된다. 파이프라인 선택신호(QF<0>, QF<1>)에 따라 제1 파이프라인 입력 제어신호(WPIPE_IN<0>)와 제2 파이프라인 입력 제어신호(WPIPE_IN<1>)가 활성화될 수 있다.
도 7은 본 발명의 실시예에 따른 유휴신호 정보를 이용하여 라이트 파이프라인을 제어하는 타이밍도이다. 도 7을 참조하면, 유휴신호(IDLE)에 응답하여 파이프라인 제어신호(WPIPE_CTRL)가 'H'로 입력되면, 제1 파이프라인 선택신호(QF<0>)는 'L', 제2 파이프라인 선택신호(QF<1>)는 'H'로 출력된다. 이에 따라 제2 파이프라인의 입력 제어신호(WPIPE_IN<1>)는 'L'로 발생되어 데이터는 제1 파이프라인을 통해 입력되고 출력될 수 있다. 따라서 데이터 스트로브 신호(LOAD_DQS)로부터 라이트 신호가 입력되면 제1 파이프라인의 입력 제어신호(WPIPE_IN<0>)도 'H'가 되어 데이터를 입력하게 된다.
즉, 이전의 라이트 동작에서 비정상적인 타이밍에서의 데이터 스트로브 신호(LOAD_DQS)의 입력으로 인하여 라이트 파이프라인의 제어 순서가 뒤섞여 오동작을 일으켰지만, 이를 유휴신호(IDLE) 정보를 이용하여 라이트 파이프라인의 상태를 제어함으로써 이후의 데이터 스트로브 신호(LOAD_DQS)가 정상적으로 입력되는 라이트 동작에 대해서는 반도체 장치의 초기화 없이 정상적인 동작을 보장할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 반도체 장치가 라이트 동작을 수행하기 전 유휴신호(IDLE) 정보를 이용하여 라이트 파이프라인 래치를 제어하여 상태를 조절한다. 따라서 비정상적인 타이밍에 데이터 스트로브 신호(LOAD_DQS)의 입력으로 인한 라이트 파이프라인의 제어 순서가 뒤섞이는 것을 방지할 수 있다.
한편, 본 발명의 실시예에 따른 유휴신호(IDLE) 정보 이외에도 모드 레지스터 셋(Mode Register Setting; MRS, 이하 'MRS'라 함) 동작을 통해서 내부적으로 파이프라인 제어신호(WPIPE_CTRL)를 생성하여 파이프라인 래치를 제어할 수 있다.
즉, 설계자의 선택에 의해 리셋 신호의 활성화구간을 정의하기 위해 모드 레지스터 셋(MRS)에 리셋 신호를 정의하는 것뿐만 아니라 외부로부터 리셋 신호를 입력받기 위한 임의의 패드를 따로 구비하는 것도 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
310 : 제어부
311 : 파이프라인 제어신호 생성부
312 : 파이프라인 입력 제어신호 생성부
330 : 파이프라인 래치부

Claims (11)

  1. 복수개의 라이트 파이프라인을 가지며 데이터를 래치하기 위한 파이프라인 래치부; 및
    유휴신호 정보에 응답하여 상기 복수개의 라이트 파이프라인 중 적어도 어느 한 라이트 파이프라인에 고정된 값을 저장하기 위한 제어부
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제어부는,
    유휴신호 정보에 응답하여 파이프라인 제어신호를 생성하는 파이프라인 제어신호 생성부; 및
    상기 파이프라인 제어신호에 응답하여 상기 복수개의 라이트 파이프라인 중 적어도 어느 하나의 라이트 파이프라인을 선택하기 위한 파이프라인 선택신호를 생성하고, 상기 파이프라인 선택신호에 응답하여 적어도 어느 한 라이트 파이프라인이 고정된 값을 가지도록 제어하기 위한 파이프라인 입력 제어신호를 생성하는 파이프라인 입력 제어신호 생성부
    를 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 파이프라인 입력 제어신호 생성부는,
    상기 파이프라인 제어신호에 응답하여 상기 복수개의 라이트 파이프라인 중 적어도 어느 하나의 라이트 파이프라인을 선택하기 위한 파이프라인 선택신호를 생성하는 파이라인 선택신호 생성부; 및
    상기 파이프라인 선택신호에 응답하여 적어도 어느 한 라이트 파이프라인이 고정된 값을 가지도록 제어하기 위한 파이프라인 입력 제어신호를 생성하는 파이프라인 입력 제어신호 출력부
    를 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 유휴신호는,
    라이트 동작이 끝난 후 다음 라이트 동작이 시작되기 전까지의 구간을 나타내기 위한 신호인 반도체 장치.
  5. 제2항에 있어서,
    상기 파이프라인 제어신호 생성부는,
    펄스 형태로 발생하는 신호의 라이징 타이밍을 지연시켜 펄스 폭을 감소시키기 위한 펄스 구간 제어 블록을 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 파이프라인 선택신호와 파이프라인 입력 제어신호는 상기 복수개의 라이트 파이프라인에 대응되도록 각각 복수개를 가지는 반도체 장치.
  7. 제2항에 있어서,
    상기 파이프라인 제어신호 생성부는,
    상기 라이트 파이프라인 래치를 제어하는데 있어서 모드 레지스터 셋 정보를 이용하는 반도체 장치.
  8. 제7항에 있어서,
    상기 모드 레지스터 셋 정보가 인가될 때마다 내부적으로 파이프라인 제어신호를 생성하는 것을 특징으로 하는 반도체 장치.
  9. 유휴신호 정보에 의해 파이프라인 제어신호를 생성하는 단계;
    상기 파이프라인 제어신호에 의해 상기 라이트 파이프라인을 선택하기 위한 파이프라인 선택신호를 생성하고, 이에 따라 적어도 어느 한 파이프라인이 고정된 값을 가지도록 제어하기 위한 파이프라인 입력 제어신호를 생성하는 단계; 및
    상기 파이프라인 입력 제어신호에 응답하여 데이터를 래치하는 단계
    를 포함하는 반도체 장치의 제어 방법.
  10. 제9항에 있어서,
    상기 유휴신호는,
    라이트 동작이 끝난 후 다음 라이트 동작이 시작되기 전까지의 구간을 나타내기 위한 신호인 하는 반도체 장치의 제어 방법.
  11. 제9항에 있어서,
    상기 파이프라인 제어신호를 생성하는 단계는,
    펄스 형태로 발생하는 신호의 라이징 타이밍을 지연시켜 펄스 폭을 감소시키는 단계를 더 포함하는 반도체 장치의 제어 방법.
KR1020130081546A 2013-07-11 2013-07-11 반도체 장치 및 이의 제어 방법 KR102106064B1 (ko)

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