KR100466989B1

KR100466989B1 - 데이터 출력을 위한 더블 데이터 레이트 스킴

Info

Publication number: KR100466989B1
Application number: KR10-2002-7002745A
Authority: KR
Inventors: 마크 알. 톰맨; 웬 리
Original assignee: 마이크론 테크놀로지, 인크.
Priority date: 1999-09-02
Filing date: 2000-08-31
Publication date: 2005-01-24
Also published as: JP4495381B2; US7093095B2; WO2001016958A1; US6694416B1; KR20020029118A; US7251715B2; DE60017419T2; ATE287118T1; AU7347400A; JP2003508840A; US20060198234A1; DE60017419D1; EP1208567A1; EP1208567B1; US20040117543A1

Abstract

시스템, 디바이스, 및 방법 들이 설명된다. 더블 데이터 레이트 메모리 디바이스는 저장 소자, 제1 파이프라인(pipeline), 및 제2 파이프라인을 포함한다. 파이프라인들은 외부 클럭 신호의 상승 및 하강 에지에서 데이터를 전달 또는 출력하도록 저장 유닛에 연결된다. 디바이스는 더블 데이터 레이트로 데이터가 전달되도록 허용한다. 또 다른 메모리 디바이스는 저장 유닛 및 데이터를 전달하기 위한 다수의 파이프라인을 포함한다. 다수의 파이프라인은 각각 다른 이벤트(event)에서 데이터를 전달한다.

Description

데이터 출력을 위한 더블 데이터 레이트 스킴{DOUBLE DATA RATE SCHEME FOR DATA OUTPUT}

영구적 또는 일시적 데이터 저장을 요구하는 컴퓨터 및 전자 시스템에서는 메모리 회로가 중요한 구성성분이다. 프로세서 시스템과 같은 컴퓨터 시스템에서는 동적 랜덤 억세스 메모리(dynamic random access memory, DRAM)와 같은 메모리 회로가 사용된다.

프로세서 기반 시스템 및 전자 시스템에서는 시스템이 특정한 주파수에서 동작한다. 이상적으로는 메모리 디바이스가 시스템과 동일한 주파수에서 동작한다. 그러나, 메모리 디바이스는 일반적으로 시스템과 동일한 속도로 동작하지 않는다. 이는 매우 높은 주파수에서 동작할 수 있는 메모리 디바이스를 제작하고 동작시키는데 많은 비용이 소요되기 때문이다. 메모리 디바이스는 일반적으로 프로세서의 속도보다 느린 속도로 동작하므로, 시스템을 더 느리게 작동하게 한다.

메모리 디바이스는 동작되는 방법 때문에 마이크로프로세서의 속도로 동작할 수 없었다. 메모리 디바이스는 보유(holding)하도록 요구되는 많은 양의 데이터를보유하고 억세스하도록 매우 콤팩트(copact)하여야 한다. 이러한 디바이스가 더 빠르게 동작하기 위해서는 이들 디바이스를 설계하고 제작하는데 상당한 비용이 소요되어야 한다. 일반적으로, 그 비용은, 이들 시스템에 더 빠른 메모리 디바이스를 포함시키는데 제약이 된다.

이러한 컴퓨터 및 전자 시스템에서는 메인 메모리로 사용되는 동적 랜덤 억세스 메모리의 동작 속도가 증가되어도, 마이크로프로세서의 동작 속도와 비교하면 여전히 저속이다. 이와 같이 상대적으로 낮은 속도는 마이크로프로세서의 대기 시간을 증가시키고, DRAM의 억세스 시간 및 싸이클 시간이 전체 시스템 성능에서 병목현상을 일으켜 고속 처리를 방해한다.

메모리 회로가 더 빠르게 데이터를 기록 및 판독하게 할 수 있는 한가지 방법은 더 높은 클럭 주파수로 동작하게 메모리 회로를 구축하는 것이다. 이는 마이크로프로세서에서 동작 주파수를 증가시킬 때 볼 수 있는 것과 같이 마이크로프로세서에서 행해진다. 예를 들어, 200 MHz에서 작동되는 마이크로프로세서는 일반적으로 50 MHz에서 작동되는 마이크로프로세서 보다 훨씬 더 빠르다. 그러나, 더 높은 동작 주파수에서 회로를 동작시킴으로서, 부가적인 문제점이 발생된다. 예를 들어, 더 높은 주파수에서 동작하는 회로에 의해 생성되는 열의 양과 사용되는 전력이 크게 증가될 수 있다. 이는 열과 전력 문제점을 다루어야 하는 고가 해결법에 대응한다. 더욱이, 랩탑(laptop) 컴퓨터와 같은 휴대용 디바이스의 사용이 증가됨에 따라, 회로에 의해 사용되는 전력이 감소되도록 요구된다. 또한, 더 높은 동작 주파수는 집적 회로 다이(die)가 보다 비싸지게 할 수 있다.

메모리 디바이스가 많은 이종 시스템에서 사용되므로, 메모리 디바이스의 비용을 현저하게 증가시키지 않고 메모리 디바이스의 속도를 증가시키는 것은 워드프로세서에서 자동 금전출납기까지의 모든 것이 작업을 더 신속하게 실행하도록 허용할 수 있다.

상기에 언급된 이유 및, 본 명세서를 읽고 이해함으로써 본 기술분야에서 숙련된 기술자에게 명백해질 이후 언급될 다른 이유로 인하여, 더블 데이터 레이트 디바이스 및 더블 데이터 레이트로 데이터를 판독하는 방법이 본 기술분야에서 요구된다.

본 발명의 일 실시예는 더블 데이터 레이트 메모리 디바이스이다. 더블 데이터 레이트 메모리 디바이스는 저장 소자, 제1 파이프라인(pipeline), 및 제2 파이프라인을 포함한다. 파이프라인은 외부 클럭 신호의 상승 및 하강 에지(edge)에서 저장 유닛으로부터 데이터를 출력하도록 저장 유닛에 연결된다. 또 다른 실시예는 메모리 디바이스이다. 메모리 디바이스는 저장 소자 및 다수의 파이프라인을 포함한다. 다수의 파이프라인 각각은 다수의 이벤트(event)에서 데이터를 전달한다.

본 발명은 일반적으로 메모리 디바이스에 관한 것으로, 보다 특정하게 동적 메모리(dynamic memory)에 관련된다.

도 1a 및 도 1b는 더블 데이터 레이트 메모리 디바이스의 일 실시예에 대한 블록도.

도 2a 및 도 2b는 더블 데이터 레이트 메모리 디바이스의 일 실시예에 대한 블록도.

도 3은 제어 회로를 갖춘 메모리 디바이스의 일 실시예에 대한 블록도.

도 4a 및 도 4b는 제어 회로의 일 실시예에 대한 블록도.

도 5는 데이터를 판독하는 방법의 일 실시예에 대한 흐름도.

도 6은 데이터를 판독하는 방법의 일 실시예에 대한 흐름도.

도 7a는 메모리 디바이스의 일 실시예에 대한 블록도.

도 7b는 파이프라인의 가능한 실시에 대한 블록도.

도 8은 3의 레이턴시(latency)와 30ns의 클럭 싸이클에 대한 메모리 디바이스의 타이밍도.

도 9는 2의 레이턴시와 10ns의 클럭 싸이클에 대한 메모리 디바이스의 타이밍도.

다음의 바람직한 실시예의 상세한 설명에서는 본 발명이 실시될 수 있는 특정한 실시예를 예로 도시하고 그 일부를 형성하는 첨부 도면을 참고한다. 이들 실시예는 본 기술분야에서 숙련된 기술자가 본 발명을 실시할 수 있기에 충분히 상세하게 설명되고, 또한 본 발명의 범위에서 벗어나지 않고 다른 실시예가 사용될 수 있고 처리(process) 또는 기계적인 변형이 이루어질 수 있는 것으로 이해되어야 한다. 다음 설명에서 사용되는 웨이퍼(wafer) 및 기판이란 용어는 기본 반도체 구조를 포함한다. 이들은 SOS(silicon-on-sapphire) 기술, SOI(silicon-on-insulator) 기술, TFT(thin film transistor) 기술, 도핑(doping) 또한 비도핑(undoping) 반도체, 기본 반도체에 의해 지지되는 실리콘의 에피택셜층(epitaxial layer) 뿐만 아니라 본 기술분야에서 숙련된 기술자에게 이미 공지된 다른 반도체 지지 구조를 포함하는 것으로 이해되어야 한다. 더욱이, 다음 설명에서 웨이퍼 또는 기판을 참고할 때, 이전 처리 단계는 기본 반도체 구조에서 영역/접합을 형성하는데 사용될 수 있다. 그러므로, 다음의 상세한 설명은 제한적인 의미로 간주되어서는 안되며, 본 발명의 범위는 첨부된 청구항에 의해서만 정의된다.

다양한 실시예로는 더블 데이터 레이트(double date rate, DDR) 출력 경로를 위한 자체-타이밍, 레이턴시 프로그램가능 파이프라인 설계가 포함된다. 본 발명은 메모리 디바이스가 싱글 데이터 레이트(single date rate, SDR) 동적 랜덤 억세스 메모리(dynamic random access memory, DRAM) 설계를 사용하도록 허용한다. 출력 데이터는 외부 클럭 정의역으로부터 지연 고정 루프(delay lock loop, DLL) 클럭 정의역으로 변환된다.

더블 데이터 레이트 디바이스는 동일한 주파수에서 동작하는 싱글 데이터 레이트 디바이스의 2배의 레이트로 데이터를 출력할 수 있다. 예를 들어, 더블 데이터 레이트 디바이스는 10 싸이클에 20 비트의 데이터를 출력할 수 있는 반면, 싱글 데이터 레이트 디바이스는 10 싸이클에 10 비트의 데이터만을 출력할 수 있다. 또한, 더블 데이터 레이트 디바이스는 싱글 데이터 레이트 디바이스와 유사한 열 발생 특성을 갖는다. 싱글 데이터 레이트 디바이스는 동일한 양의 데이터를 출력하기 위해 더블 데이터 레이트 디바이스의 2배 속도로 동작하여야 한다. 2배 속도로 동작함으로서, 상당한 열이 발생된다.

비록 데이터는 상승 및 하강 에지에서 출력되지만, 모든 제어 신호는 외부클럭과 동일한 주파수를 유지한다. 병렬로 위치하는 2개의 파이프라인은 외부 클럭의 상승 및 하강 에지에서 데이터를 출력하는데 사용될 수 있다. 파이프라인의 전파 시간(propagation time)을 사용하고 이를 보상함으로서, 데이터는 외부 클럭에 동기화되어 출력될 수 있다. 이 접근법은 클럭 싸이클 시간 및 처리 변화에 대해 마진을 갖는 더 나은 설계를 제공한다.

설명될 다양한 실시예를 사용하여, 더블 데이터 레이트로 데이터를 제공하고 컴퓨터 시스템에서 싱글 데이터 레이트 메모리 칩처럼 보이는 칩이 생성될 수 있다.

또 다른 실시예에서는 저장 유닛으로부터 데이터를 출력하는데 다수의 파이프라인이 사용된다. 데이터는 클럭 사이클의 다른 부분들과 같이 이벤트(event)에서 출력될 수 있다.

도 1a는 본 발명의 일 실시예에 따른 메모리 디바이스이다. 메모리 디바이스는 저장 유닛(101), 제1 파이프라인(102), 제2 파이프라인(103), 및 데이터 버퍼(104)를 포함한다.

저장 유닛(101)은 메모리 셀(cell)의 어레이(array) 또는 메모리 위치의 어레이일 수 있다. 저장 유닛(101)은 단일 어레이 또는 제1 및 제2 어레이가 될 수 있다. 저장 유닛(101)은 동일한 물리적 어레이에 위치하는 2개 또는 그 이상의 서브어레이(subarray)를 포함할 수 있다. 저장 유닛(101)은 2개 또는 그 이상의 물리적 어레이에 위치하는 2개 또는 그 이상의 서브어레이를 포함할 수 있다. 임의의 수의 어레이 또는 서브어레이가 사용될 수 있다. 저장 유닛(101)은 제1 데이터및 제2 데이터를 포함할 수 있는 데이터를 저장한다.

파이프라인(102, 103)은 저장 유닛(101) 및 데이터 버퍼(104)에 연결된다. 데이터는 저장 유닛(101)으로부터 제1 파이프라인(102) 및 제2 파이프라인(103)에 동시 전달된다. 일 실시예에서, 제1 파이프라인(102)은 저장 유닛(101)의 제1 어레이에 연결되고, 제2 파이프라인(103)은 저장 유닛(101)의 제2 어레이에 연결된다. 제1 파이프라인(102)은 외부 클럭의 상승 에지에서 데이터 또는 제1 데이터를 출력하는데 사용된다. 제2 파이프라인(103)은 외부 클럭의 하강 에지에서 데이터 또는 제2 데이터를 출력하는데 사용된다. 다른 실시예에서, 제1 파이프라인(102)은 외부 클럭의 하강 에지에서 데이터를 출력하는데 사용되고, 제2 파이프라인(103)은 상승 에지에서 데이터를 출력하는데 사용된다. 파이프라인은 데이터가 외부 클럭의 상승 및 하강 에지에서 데이터 버퍼(104)에서 수신되도록 파이프라인으로부터 데이터 버퍼(104)에 데이터를 전달할 수 있다. 데이터 버퍼(104)는 프로세서 또는 디스크 드라이브와 같은 시스템이나 다른 디바이스에 데이터를 출력할 수 있다. 다른 실시예에서는 파이프라인이 데이터를 버퍼(104)에 전달시키지 않고 프로세서, 메모리 디바이스, 및 하드 드라이브와 같은 다른 시스템이나 디바이스에 직접 데이터를 전달한다. 제1 파이프라인(102)이 제2 파이프라인(103) 이전에 데이터를 출력하거나, 제2 파이프라인(103)이 제1 파이프라인 이전에 데이터를 출력할 수 있다. 일반적으로, 이는 데이터의 어드레스 및 레이턴시로부터 결정된다.

도 1b는 본 발명의 일 실시예에 따른 메모리 디바이스이다. 메모리 디바이스는 저장 유닛(101) 및 다수의 파이프라인(105)을 포함한다. 또 다른 실시예에서는 다수의 파이프라인이 도 1a의 제1 파이프라인(102) 및 제2 파이프라인(103)과 유사하게 사용될 수 있다. 다수의 파이프라인(105)은 저장 유닛(101)에 연결된다. 데이터는 저장 유닛(101)으로부터 실질적으로 동시에 다수의 파이프라인 각각으로 전달된다. 이어서, 데이터는 다른 클럭, 클럭 에지, 및 위상과 같은 다른 이벤트 또는 신호에서 다수의 파이프라인 각각으로부터 데이터 버퍼(104)에 전달된다. 예를 들어, 4개의 파이프라인(105)을 갖는 메모리 디바이스에서, 각 파이프라인은 클럭의 90도 위상으로 데이터 버퍼(104)에 데이터를 전달할 수 있고, 각 파이프라인은 분리된 90도 위상으로 데이터를 전달한다.

도 2a는 본 발명의 일 실시예에 따른 메모리 디바이스이다. 메모리 디바이스는 저장 유닛(101), 제1 파이프라인(102), 제2 파이프라인(103), 및 mux 제어기(211)를 포함한다. "mux"란 용어는 멀티플렉서(multiplexor)를 칭하는데 사용된다. 제1 파이프라인(102)은 제1 mux(215) 및 적어도 하나의 제1 래치(latch)(212)를 포함한다. 제2 파이프라인(103)은 제2 mux(213) 및 적어도 하나의 제2 래치(214)를 포함한다.

저장 유닛(101)은 메모리 셀의 어레이 또는 메모리 위치의 어레이일 수 있다. 저장 유닛(101)은 단일 어레이 또는 제1 및 제2 어레이일 수 있다. 저장 유닛(101)은 동일한 물리적 어레이에 위치하는 2개 또는 그 이상의 서브어레이를 포함할 수 있다. 저장 유닛(101)은 2개 이상의 물리적 어레이에 위치하는 2개 또는 그 이상의 서브어레이를 포함할 수 있다. 임의의 수의 어레이 또는 서브어레이가사용될 수 있다.

제1 mux(215)는 저장 유닛(101), mux 제어기(211), 및 적어도 하나의 제1 래치(212)에 연결된다. 제1 mux(215)는 저장 유닛(101)으로부터 적어도 하나의 제1 래치(212)에 데이터를 전한다. 적어도 하나의 제1 래치(212)는 제1 이벤트로 데이터를 전달한다. 제1 이벤트는 신호, 상승 클럭 에지, 또는 하강 클럭 에지일 수 있다. 데이터는 출력 버퍼 또는 프로세서나 디스크 드라이브와 같은 다른 시스템 디바이스에 전달될 수 있다.

제2 mux(213)는 저장 유닛(101), mux 제어기(211), 및 적어도 하나의 제2 래치(214)에 연결된다. 제2 mux(214)는 mux 제어기(211)로부터의 신호에 응답하여 저장 유닛(101)으로부터 적어도 하나의 제2 래치(214)에 데이터를 전달한다. 적어도 하나의 제2 래치(214)는 제2 이벤트로 데이터를 전달한다. 제2 이벤트는 신호, 상승 클럭 에지, 또는 하강 클럭 에지일 수 있다.

도 2b는 본 발명의 일 실시예에 따른 메모리 디바이스이다. 메모리 디바이스는 저장 유닛(101), 제1 파이프라인(102), 제2 파이프라인(103), mux 제어기(211), 제1 mux(213), 적어도 하나의 제1 스트로브 래치(strobe latch)(204), 제1 DLL 래치(205), 제2 mux(207), 적어도 하나의 제2 스트로브 래치(208), 제2 DLL 래치(209), 제1 출력 버퍼(206), 및 제2 출력 버퍼(210)를 포함한다.

제1 파이프라인은 제1 mux(203), 적어도 하나의 제1 스트로브 래치(204), 제1 DDL 래치(205), 및 제1 출력 버퍼(206)를 포함한다. 제1 mux(203)는 저장 유닛(101)에 연결된다. 다른 실시예에서는 제1 mux(203)가 저장 유닛(101)의 제1 어레이에 연결될 수 있다. 제1 mux(203)는 mux 제어기(211)로부터의 신호에 응답하여 저장 유닛(101)으로부터 적어도 하나의 제1 스트로브 래치(204)에 유입되는 데이터를 전한다. 제1 mux(203)는 mux 제어기(211)에 의해 제어될 수 있고, 여기서 mux 제어기(211)는 제1 mux(203)가 저장 유닛(101)으로부터 유입되는 데이터를 전하여 제1 파이프라인(102)에 위치하게 제어하고 또한 그 타이밍을 제어한다..

적어도 하나의 제1 스트로브 래치(204)는 제1 mux(203) 및 제1 DDL 래치(205)에 연결된다. 적어도 하나의 제1 스트로브 래치(204)는 저장 유닛(101)으로부터 제1 mux(203)를 통해 제1 DDL 래치(205)에 데이터를 전달한다. 적어도 하나의 제1 스트로브 래치(204)가 하나 이상의 래치를 포함하는 경우, 래치는 직렬로 서로 연결된다. 저장 유닛(101)으로부터 스트로브 래치에 데이터를 전달하는 시간은 한 싸이클 시간 보다 더 길 수 있다. 싸이클 시간은 외부 클럭의 상승 에지 사이의 시간이다. 데이터를 전달하는 이러한 시간은 또한 데이터 억세스 시간(data access time, DAT)으로 간주된다. 적어도 하나의 스트로브 래치(204) 각각은 외부 클럭의 상승 에지에서, 또는 외부 클럭의 상승 에지로부터 소정의 오프셋(offset)에서 다음 래치로 데이터를 전달하거나 파이프(pipe) 처리한다. 오프셋은 다음 래치가 데이터를 후속하는 래치 또는 디바이스에 전달할 때까지 다음 래치로 데이터가 전달되지 않도록 조정된다. 일부 실시예에서는 각 래치가 데이터를 전달하도록 신호가 각 래치에 연결된다.

제1 DDL 래치(205)는 적어도 하나의 제1 스트로브 래치(204) 및 출력버퍼(206)에 연결된다. 제1 DDL 래치(205)는 적어도 하나의 제1 스트로브 래치(204)로부터 출력 버퍼(206)에 데이터를 전달한다. 데이터는 적절한 타이밍에 제1 출력 버퍼(206)로부터 출력 또는 판독될 수 있도록 전달된다. 예를 들어, 제1 DDL 래치는 데이터가 외부 클럭의 상승 에지에서 제1 출력 버퍼(206)로부터 판독 또는 출력될 수 있도록 외부 클럭의 상승 에지에 앞서 데이터를 전달할 수 있다.

제2 파이프라인(103)은 제2 mux(207), 적어도 하나의 제2 스트로브 래치(208), 제2 DDL 래치(209), 및 제2 출력 버퍼(210)를 포함한다. 제2 mux(207)는 저장 유닛(101)에 연결된다. 다른 실시예에서는 제2 mux(207)가 저장 유닛(101)의 제2 어레이에 연결될 수 있다. 제2 mux(207)는 mux 제어기(211)로부터의 신호에 응답하여 저장 유닛(101)으로부터 적어도 하나의 제2 스트로브 래치(208)에 유입되는 데이터를 전한다. 제2 mux(207)는 mux 제어기(211)에 의해 제어될 수 있고, 여기서 mux 제어기(211)는 제2 mux가 저장 유닛(101)으로부터 유입되는 데이터를 전하여 제2 파이프라인(103)에 위치하게 제어하고 또한 그 타이밍을 제어한다. mux 제어기(211)는 또한 어느 파이프라인으로 데이터가 전달되는가를 결정할 수 있다.

적어도 하나의 제2 스트로브 래치(208)는 제2 mux(207) 및 제2 DDL 래치(209)에 연결된다. 적어도 하나의 제2 스트로브 래치(208)는 저장 유닛(101)으로부터 제2 mux(207)를 통해 제2 DDL 래치(209)에 데이터를 전달한다. 적어도 하나의 제2 스트로브 래치(208)가 하나 이상의 래치를 포함하는 경우, 래치는 직렬로 서로 연결된다. 저장 유닛(101)으로부터 스트로브 래치에 데이터를 전달하는시간은 한 싸이클 시간 보다 더 길 수 있다. 싸이클 시간은 외부 클럭의 상승 에지 사이의 시간이다. 데이터를 전달하는 이러한 시간은 또한 데이터 억세스 시간으로 간주된다. 적어도 하나의 스트로브 래치(208) 각각은 외부 클럭의 상승 에지에서, 또는 외부 클럭의 상승 에지로부터 소정의 오프셋(offset)에서 다음 래치로 데이터를 파이핑(piping)하거나 전달한다. 오프셋은 다음 래치가 데이터를 이어지는 래치 또는 디바이스에 전달할 때까지 다음 래치로 데이터가 전달되지 않도록 조정된다. 일부 실시예에서는 각 래치가 데이터를 전달하도록 신호가 각 래치에 연결된다.

제2 DDL 래치(209)는 적어도 하나의 제2 스트로브 래치(208) 및 제2 출력 버퍼(210)에 연결된다. 제2 DDL 래치(205)는 적어도 하나의 제2 스트로브 래치(208)로부터 제2 출력 버퍼(210)에 데이터를 전달한다. 데이터는 적절한 타이밍에 제2 출력 버퍼(210)로부터 출력 또는 판독될 수 있도록 전달된다. 예를 들어, 제2 DDL 래치는 데이터가 외부 클럭의 하강 에지에서 제2 출력 버퍼(210)로부터 판독 또는 출력될 수 있도록 외부 클럭의 하강 에지에 앞서 데이터를 전달할 수 있다. 다른 실시예에서는 제1 출력 버퍼(206) 및 제2 출력 버퍼(210)가 하나의 출력 버퍼로 조합된다.

mux 제어기(211)는 제1(203) 및 제2(207) mux에 연결된다. mux 제어기(211)는 저장 유닛(101)으로부터 데이터가 선택되어 파이프라인에 놓이는 방법을 제어한다. mux 제어기(211)는 어느 파이프라인에 먼저 데이터가 놓이는가를 결정할 수 있다.

도 3을 참고로, 본 발명의 실시예에 따른 시스템이 설명된다. 시스템은 저장 유닛(101), 제1 파이프라인(102), 제2 파이프라인(103), mux 제어기(211), 제1 mux(203), 적어도 하나의 제1 스트로브 래치(204), 제1 DDL 래치(205), 제2 mux(207), 적어도 하나의 제2 스트로브 래치(208), 제2 DDL 래치(209), 및 제어 유닛(301)을 포함한다.

제어 유닛(301)은 지연 고정 루프(delay lock loop, DLL) 클럭 또는 내부 클럭을 발생할 수 있다. DLL 클럭은 외부 클럭과 동일한 주파수에서 동작하지만, 외부 클럭에 앞서 동작한다. 제어 유닛(301)은 DLL 클럭이 외부 클럭에 앞서 동작하는 양을 결정할 수 있다. DLL 클럭은 데이터가 외부 클럭의 에지에서 출력 버퍼로 전달되거나 판독될 수 있도록 파이프라인으로부터 전달되기 위해 외부 클럭에 앞서 구동되는 파이프라인의 스테이지 또는 마지막 래치가 파이프라인에서 데이터를 전달할 때의 지연을 보상하도록 허용한다. DLL 클럭은 DLL 래치(205, 209)에 연결될 수 있다. 제어 유닛(301)은 파이프라인 및 파이프라인의 소자들에 연결된다. 제어 유닛(301)은 데이터가 외부 클럭에 동기화되어 출력되도록 각종 스테이지 또는 래치를 제어한다. 제어 유닛(301)은 외부 클럭을 스트로브 래치(204, 208)에 연결시킬 수 있다.

몇몇 실시예에서는 제어 유닛(301)이 파이프라인에 따라 데이터 전달을 제어하도록 파이프라인의 각 래치에 하나 또는 그 이상의 신호를 전달한다. 제어 유닛(301)은 레이턴시 및 클럭 싸이클 시간을 인자로 함으로써 데이터를 출력하는 타이밍을 조정하도록 프로그램될 수 있다. 레이턴시는 디바이스에 외부적으로 제공될 수 있다. 클럭 싸이클 시간 전파 지연은 제어 유닛(301)에 의해 검출될 수 있다.

도 4a는 제어 유닛(301)의 한가지 가능한 실시를 설명한다. 제어 유닛(301)은 스트로브 래치 드라이버(401), DLL 래치 드라이버(402), 및 DLL 클럭 발생기(403)를 포함할 수 있다. 스트로브 래치 드라이버(401)는 스트로브 래치에 연결된다. 스트로브 래치 드라이버(401)는 데이터를 전달할 때를 스트로브 래치에 알리는 신호를 만들 수 있다. 스트로브 래치 드라이버(401)는 다음 래치에 데이터를 전달할 때를 각 스트로브 래치에 알리거나 시그날링(signaling)하는데 사용될 수 있다. 스트로브 래치 드라이버(401)는 스트로브 래치를 제어하거나 시그날링할 때의 레이턴시 및 클럭 싸이클 시간을 인자로 한다. 스트로브 래치 드라이버(401)는 레이턴시, 클럭 싸이클 시간, 및 파이프라인의 전파 시간을 근거로 외부 클럭으로부터 다양한 오프셋으로 스트로브 래치에 대한 신호를 발생한다.

DDL 클럭 발생기(403)는 DLL 클럭을 발생한다. DLL 클럭은 외부 클럭에 앞서 동작한다.

DDL 래치 드라이버(402)는 DDL 래치에 연결된다. DDL 래치 드라이버(401)는 다음 래치 또는 버퍼에 데이터를 전달할 때를 DLL 래치에 알려주거나 시그날링하는데 사용된다. DLL 래치 드라이버(401)는 DLL 래치를 제어할 때의 레이턴시를 인자로 한다. DLL 래치 드라이버(402)는 데이터가 적절하게 출력되고 외부 클럭과 동기화되도록 데이터의 전달 타이밍을 조정하는데 DLL 클럭을 사용한다. DLL 래치 드라이버(402)는 데이터가 DLL 클럭의 상승 및 하강 에지에서 파이프라인으로부터번갈아 출력되도록 DLL 래치를 제어할 수 있어 데이터가 외부 클럭과 동기화되어 이용가능해질 수 있게 된다. DLL 래치 드라이버는 DLL 래치의 제어를 위한 신호를 만들 수 있다.

도 4b는 본 발명의 일 실시예에 따른 시스템을 설명한다. 시스템은 본 발명에 따라 사용되는 어드레스 명령 제어기(404), mux 제어기(211), 및 저장 유닛(101)을 포함한다. 어드레스 명령 제어기(404)는 mux 제어기(211) 및 저장 유닛(101)에 연결된다. 어드레스 명령 제어기(404)는 시스템으로부터 출력될 저장 유닛(101)내의 데이터를 선택한다. 어드레스 명령 제어기(404)는 판독 명령(read command)에 응답하여 데이터를 선택할 수 있다. 어드레스 명령 제어기(404)는 클럭의 제1 상승 에지 또는 하강 에지와 같은 클럭 에지나 원하는 이벤트로 데이터의 제1 유닛이 출력되게 저장 유닛(101)으로부터 데이터를 전하도록 mux 제어기(211)와 통신할 수 있다.

도 5를 참고로, 본 발명의 일 실시예에 따라 저장 유닛, 제1 파이프라인, 및 제2 파이프라인을 갖는 메모리 디바이스에서 데이터를 판독하는 방법이 설명된다.

(501)에서는 어느 파이프라인에 데이터가 배치되는가에 대한 결정이 이루어진다. 일부 경우에서, 데이터는 외부 클럭의 상승 에지에서 데이터를 출력할 수 있는 제1 파이프라인에 놓이게 된다. 다른 경우에는 데이터가 외부 클럭의 하강 에지에서 데이터를 출력할 수 있는 제2 파이프라인에 놓이게 된다. 이 결정은 데이터의 어드레스 및 레이턴시에 의해 이루어질 수 있다. 데이터는 저장 유닛으로부터 파이프라인(502)으로 전달된다. 데이터는 동시에, 또는 번갈아서 제1 및 제2파이프라인에 전달될 수 있다. 예를 들어, 데이터의 제1 부분이 제1 파이프라인에 놓이면, 데이터의 제2 부분은 제2 파이프라인에 놓이고, 데이터의 제3 부분은 다시 제1 파이프라인에 놓인다. 데이터는 외부 클럭의 상승 및 하강 에지에서 판독될 수 있도록 파이프라인에 의해 출력 버퍼(503)로 전달된다. 대안적인 실시예에서는 데이터가 파이프라인에 의해 전달되고, 싸이클 시간 및 레이턴시가 데이터의 출력 타이밍을 조정하는데 사용된다. 다른 실시예에서는 데이터가 제1 및 제2 이벤트로 판독될 수 있도록 파이프라인에 의해 출력 버퍼(503)로 전달된다.

도 6을 참고로, 본 발명의 실시예에 따라 데이터를 판독하는 방법이 설명된다.

(601)에서는 판독 명령이 발행된다. 예를 들어, 프로세서는 특정한 메모리 위치의 데이터를 판독하도록 요구할 수 있다. 데이터는 저장 유닛에 위치할 수 있다. 데이터는 예를 들어, 비트, 바이트, 또는 임의의 양의 데이터가 될 수 있다. 저장 유닛은 어레이 또는 메모리 셀일 수 있다. 데이터의 각 부분은 mux를 통해 파이프라인의 스트로브 래치로 전해진다(602). 그 파이프라인은 다수의 파이프라인 중 하나이다. 데이터의 각 부분은 스트로브 래치로부터 파이프라인의 지연 래치(603)로 전해진다. 데이터는 외부 클럭의 에지 또는 일부 다른 이벤트나 신호에서 전해질 수 있다. 데이터의 각 부분은 지연 래치로부터 시스템 디바이스로 전해진다(604). 데이터는 외부 클럭의 에지 또는 외부 클럭에 앞선 클럭에서 전달될 수 있다. 시스템 디바이스는 프로세서 또는 메모리 디바이스일 수 있다. 데이터의 각 부분은 전달될 수 있는 데이터의 양이다. 이러한 데이터 일부의 예로는 비트, 바이트, 또는 워드(word)가 있다.

또 다른 실시예에서, DLL 클럭은 파이프라인을 통해 전달되는 데이터에서의 지연을 보상하도록 파이프라인으로부터 데이터를 전달하는데 사용된다.

도 7a 및 도 7b는 메모리 디바이스를 도시한다. 메모리 디바이스는 어드레스 명령 제어기(701), 제1 어레이(702), 제2 어레이(703), mux 제어기(211), 제1 파이프라인(102), 제2 파이프라인(103), 데이터 버퍼(104), 및 제어 회로(301)를 포함한다. 어드레스 명령 제어기(701)는 제1 어레이(702), 제2 어레이(703), 및 mux 제어기(211)에 연결된다. 어드레스 명령 제어기(701)는 판독 명령으로 동작하고, 제1 어레이(702) 및 제2 어레이(703)로부터 판독될 데이터를 선택한다. 어드레스 명령 제어기(701)는 또한 어느 파이프라인에 판독될 데이터가 놓이는가를 mux 제어기(211)에 알린다. mux 제어기(211)는 제1 mux(203), 제2 mux(207), 및 어드레스 명령 제어기(701)에 연결된다. mux 제어기(211)는 제1 어레이(702) 및 제2 어레이(703)로부터 데이터를 제1 파이프라인(102)의 제1 mux(203) 및 제2 파이프라인(103)의 제2 mux(207)에 전한다. mux 제어기는 제1 mux(203) 및 제2 mux(207)에 mux 제어기 신호(CTL) 및 그 컴플리먼트(complement)(CTLi)를 전달하여, 데이터를 각각 제1(102) 및 제2(103) 파이프라인에 전할 수 있다. 예를 들어, CTL이 하이(high)이고 CTLi가 로우(low)이면, 제1 데이터 또는 데이터의 제1 부분은 제1 파이프라인으로 전해지고 제2 데이터 또는 데이터의 제2 부분은 제2 파이프라인에 전해지고, CTL이 로우이고 CTLi가 로우이면, 제1 데이터 또는 데이터의 제1 부분은 제2 파이프라인에 전해지고 제2 데이터 또는 데이터의 제2 부분은 제1 파이프라인에 전해진다.

제1 파이프라인(102)은 직렬로 연결되는 제1 mux(203), 제1 래치(705), 제2 래치(707), 제3 래치(709), 및 제1 DLL 래치(205)를 포함한다. STLAT 및 그 컴플리먼트 STLATi는 제1 래치(705)를 통해 데이터의 전달 시간을 정하는데 사용되는 스트로브 래치 제어 신호이다. STLAT가 하이이고 STLATi가 로우일 때, 데이터는 제1 래치(705)를 통과한다. STLAT1 및 그 컴플리먼트 STLAT1i는 제2 래치(707)를 통해 데이터를 전달하는 시간을 정하는데 사용되는 제어 신호이다. STLAT1이 하이이고 STLAT1i가 로우일 때, 데이터는 제2 래치(707)를 통과한다. DLLAT 및 DLLATi는 제3 래치(709)를 통해 제1 DLL 래치(205)로 데이터를 전달하는 시간을 정하는데 사용되는 DLL 래치 제어 신호이다. DLLAT가 하이이고 DLLATi가 로우일 때, 데이터는 제3 래치(709)를 통과한다. DLLR0 및 그 컴플리먼트 DLLR0i는 제1 DLL 래치(205)를 통해 데이터를 전달하는 시간을 정하는데 사용되는 DLL 래치 제어 신호이다. DLLR0가 하이이고 DLLR0i가 로우일 때, 데이터는 제1 DLL 래치(205)를 통과하고 클럭의 상승 에지에서 데이터를 출력하는데 이용가능하게 만든다.

제2 파이프라인(103)은 직렬로 연결된 제2 mux(207), 제1 래치(706), 제2 래치(708), 제3 래치(710), 및 제2 DLL 래치(209)를 포함한다. STLAT가 하이이고 STLATi가 로우일 때, 데이터는 제1 래치(706)를 통과한다. STLAT1이 하이이고 STLAT1i가 로우일 때, 데이터는 제2 래치(708)를 통과한다. DLLAT가 하이이고 DLLATi가 로우일 때, 데이터는 제3 래치(710)를 통해 제2 DLL 래치(209)에 전달된다. DLLF0 및 그 컴플리먼트 DLLF0i는 제2 DLL 래치(209)를 통해 데이터를 전달하는 시간을 정하는데 사용되는 제어 신호이고, 클럭의 하강 에지에서 데이터를 출력하는데 이용가능하게 만든다.

STLAT 및 STLAT1 신호는 클럭의 상승 에지에 대해 고정된 오프셋으로 발생된다. 레이턴시, 싸이클 시간, 및 메모리 회로의 전파 지연이 고려된다. 다음 래치가 데이터를 후속하는 래치 또는 다른 디바이스에 전달한 이후에만 데이터가 다음 래치로 전달되도록 하는 신호가 발생된다.

DLLR0 신호 및 DLLF0 신호는 각각 DLL 클럭의 상승 및 하강 에지로부터 생성된다. DLL 클럭은 클럭과 동일한 주파수로 동작하지만, 데이터가 클럭의 상승 및 하강 에지에서 이용가능하도록 클럭에 앞서 동작한다. DLLAT 신호는 레이턴시에 의존하여 DLLR0 신호 또는 DLLF0 신호의 상승 에지에서 발생된다.

도 8은 3의 레이턴시와 30ns의 클럭 싸이클을 갖는 시스템에서 더블 데이터 레이트 메모리 디바이스의 도 7a 및 도 7b에 도시된 실시에 대한 타이밍도이다. 또한, 이와 동일한 타이밍은 5ns와 같은 다른 클럭 싸이클 시간에도 사용될 수 있다. DLL선은 DLL 클럭이다. XCLK는 외부 클럭이다. DR은 선택된 데이터가 제1 및 제2 어레이(702, 703)로부터 제1 래치(705, 706)에 전파되는데 걸리는 시간을 도시하고, 이는 도 7b에서 기준점(704)으로 식별된다. 외부 클럭(XCLK) 싸이클의 제1 상승 에지에서의 판독 명령 이후에, 데이터(A, B)가 어레이로부터 페치(fetch)되어 점(704)에서 파이프라인에 놓이는데 걸리는 시간은 약 11ns이고, 이는 도 8에서 기준점(801)으로 도시된다. 이 시간 주기는 데이터 억세스 시간(data access time, DAT)이고, 본 실시예에서는 11ns이다. XCLK의 제2 상승 에지 이후, 데이터는 기준점(802)으로 도시된 바와 같이 STLAT 신호에 따라 제1 래치(705, 706)에 전달되어 저장된다. 제3 상승 에지 이후, 데이터는 기준점(803)에 도시된 바와 같이 STLAT 신호에 따라 다음 데이터(C, D)가 제1 래치(705, 706)에 전달되기 이전에 STLAT1 신호에 따라 제1 래치(705, 706)에서 제2 래치(707, 708)로 전달된다. 그리고 나서, 데이터(A, B)는 기준점(804)에 도시된 바와 같이, DLLAT 신호로 제2 래치(707, 708)에서 제3 래치(709, 710)로 전달된다. DLLAT 신호는 레이턴시가 전체 레이턴시, 3이기 때문에 DLLF0의 하강 에지에서 구동된다. 다른 실시예에서는 DLLAT 신호가 일반적으로 1/2, 1 1/2, 및 2 1/2과 같은 반레이턴시로 DLLR0의 하강 에지에서 구동된다. DLL 클럭의 상승 에지에서 발생되는 DLLR0 신호에 따라, 데이터 "A"가 제1 DLL 래치(205)를 통과하고, 기준점(805)에 도시된 바와 같이 XCLK의 상승 에지에서 이것이 판독되는데 이용될 수 있게 한다. DLL 클럭의 하강 에지에서 발생되는 DLLF0 신호에 따라, 데이터 "B"가 제2 DLL 래치(209)를 통과하고, 기준점(806)에 도시된 바와 같이 XCLK의 하강 에지에서 이것이 판독되는데 이용될 수 있게 한다.

도 9는 2의 레이턴시와 10ns의 클럭 싸이클 시간을 갖는 시스템에서 더블 데이터 레이트 메모리 디바이스의 도 7a 및 도 7b에 도시된 실시에 대한 타이밍도이다. DLL선은 DLL 클럭이다. XCLK는 외부 클럭이다. DR은 선택된 데이터가 제1 및 제2 어레이(702, 703)로부터 제1 래치(705, 706)에 전파되는데 걸리는 시간을 도시하고, 이는 도 7b에서 기준점(704)으로 식별된다. XCLK 싸이클의 제1 상승 에지에서의 판독 명령 이후에, 데이터(A, B)가 어레이로부터 인출되어 파이프라인에 놓이는데 걸리는 시간은 기준점(901)에 도시된 바와 같이 약 11ns이다. 이 시간 주기는 데이터 억세스 시간이고, 본 실시예에서는 11ns이다. XCLK의 제2 상승 에지 이후, 데이터는 기준점(902)으로 도시된 바와 같이 STLAT 신호에 따라 제1 래치(705, 706)에 전달되어 저장된다. 여기서는 싸이클 시간이 짧아서, STLAT1 신호가 STLAT와 동일한 시간에 가깝지만 그 이전에 발생되고, 기준점(903)에 도시된 바와 같이 데이터가 제1 래치(705, 706)로부터 제2 래치(707, 708)에 전달되게 한다. DLLF0의 하강 에지 조금 이후에, DLLAT 신호가 구동하고, 기준점(904)에 도시된 바와 같이 데이터가 제2 래치(707, 708)로부터 제3 래치(709, 710)에 전달되게 한다. 기준점(905)에 도시된 바와 같이, DLLR0 신호에 따라, "A"가 제1 DLL 래치(205)에 전달되어 XCLK의 다음 상승 에지에서 판독되는데 이용가능해진다. 기준점(906)에 도시된 바와 같이, DLLF0 신호에 따라, "B"가 제2 DLL 래치(209)에 전달되어 XCLK의 하강 에지에서 판독 또는 출력되는데 이용가능해진다.

본 발명은 더블 데이터 레이트 메모리 디바이스 및 방법을 포함한다. 이는 데이터가 더블 레이트 또는 그이상으로 전달되도록 허용한다.

비록 여기서는 특정한 실시예가 도시되어 설명되었지만, 본 기술분야의 숙련된 기술자들은 동일한 목적을 성취하도록 계산된 임의의 배열이 도시된 특정 실시예에서 대치될 수 있는 것으로 통찰할 것이다. 본 발명의 많은 개작은 본 기술분야의 숙련된 기술자에게 있어서 명백한 것이다. 따라서, 본 출원은 본 발명의 개작 또는 변형을 포함하는 것으로 의도된다. 본 발명은 다음의 청구항 및 그와 동일한 것에 의해서만 한정되는 것으로 명확히 의도된다.

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더블 데이터 레이트 메모리 디바이스에 있어서,

저장 유닛;

상기 저장 유닛에 연결된 제1 파이프라인(pipeline) - 상기 제1 파이프라인은 클럭의 제1 이벤트에서 상기 저장 유닛으로부터의 데이터를 상기 제1 파이프라인을 통해 패스(pass)시킴 -; 및

상기 저장 유닛에 연결된 제2 파이프라인 - 상기 제2 파이프라인은 클럭의 제2 이벤트에서 상기 저장 유닛으로부터의 데이터를 상기 제2 파이프라인을 통해 패스시킴- 을 포함하고,

상기 제1 파이프라인은 상기 저장 유닛에 연결된 제1 데이터 mux를 더 포함하고, 상기 제2 파이프라인은 상기 저장 유닛에 연결된 제2 데이터 mux를 더 포함하며, 상기 제1 데이터 mux는 상기 저장 유닛으로부터의 데이터를 상기 제1 파이프라인에 전달(direct)하고, 상기 제2 데이터 mux는 상기 저장 유닛으로부터의 데이터를 상기 제2 파이프라인에 전달하는 것을 특징으로 하는 더블 데이터 레이트 메모리 디바이스.
제55항에 있어서, 상기 저장 유닛은 메모리 셀(memory cell)의 제1 어레이(array) 및 메모리 셀의 제2 어레이를 포함하는 것을 특징으로 하는 더블 데이터 레이트 메모리 디바이스.
제56항에 있어서, 상기 제1 데이터 mux는 상기 제1 및 제2 메모리 어레이에 연결되어, 상기 제1 메모리 어레이 또는 상기 제2 메모리 어레이로부터의 데이터를 상기 제1 파이프라인에 선택적으로 전달하는 것을 특징으로 하는 더블 데이터 레이트 메모리 디바이스.
제55항에 있어서, 상기 클럭의 제1 이벤트는 클럭의 1 사이클 내의 상승 에지이고, 상기 클럭의 제2 이벤트는 클럭의 1 사이클 내의 하강 에지인 것을 특징으로 하는 더블 데이터 레이트 메모리 디바이스.
제58항에 있어서, 상기 클럭의 상승 에지 및 하강 에지는 외부 클럭에 동기하고, 상기 외부 클럭에 앞서 동작하는 것을 특징으로 하는 더블 데이터 레이트 메모리 디바이스.
제55항에 있어서, 상기 제1 및 제2 파이프라인에 연결된 제어 유닛을 더 포함하는 것을 특징으로 하는 더블 데이터 레이트 메모리 디바이스.
제60항에 있어서, 상기 제어 유닛은, 상기 제1 및 제2 파이프라인이 상기 저장 유닛으로부터의 데이터를 패스시켜야할 때를 시그널링하는 것을 특징으로 하는 더블 데이터 레이트 메모리 디바이스.
제60항에 있어서, 상기 제어 유닛은 레이턴시(latency) 및 클럭 사이클 시간에 기초하여 상기 제1 및 제2 파이프라인이 데이터를 패스하도록 시그널링하는 것을 특징으로 하는 더블 데이터 레이트 메모리 디바이스.
제60항에 있어서, 상기 제어 유닛은 외부 클럭에 기초하여 멀티플-위상(multiple-phase) 내부 클럭을 생성하는 것을 특징으로 하는 더블 데이터 레이트 메모리 디바이스.
제55항에 있어서, 데이터 mux 제어기가 상기 제1 데이터 mux 및 제2 데이터 mux에 연결되어, 상기 제1 파이프라인 및 제2 파이프라인에 데이터를 전달하도록 하는 것을 특징으로 하는 더블 데이터 레이트 메모리 디바이스.
제64항에 있어서, 상기 제1 파이프라인은 외부 클럭과 동기하는 제1 지연 록(lock) 루프 래치를 더 포함하고, 상기 제2 파이프라인은 외부 클럭과 동기하는 제2 지연 록 루프 래치를 더 포함하는 것을 특징으로 하는 더블 데이터 레이트 메모리 디바이스.
제55항에 있어서, 상기 제1 파이프라인 및 제2 파이프라인에 연결된 출력 버퍼를 더 포함하는 것을 특징으로 하는 더블 데이터 레이트 메모리 디바이스.
제66항에 있어서, 각 파이프라인은, 클럭 사이클의 각 이벤트에서 데이터를 상기 출력 버퍼에 패스하는 것을 특징으로 하는 더블 데이터 레이트 메모리 디바이스.
제67항에 있어서, 상기 제1 파이프라인 및 제2 파이프라인에 연결된 제어 유닛을 더 포함하며, 상기 제어 유닛은 상기 파이프라인의 전파 시간을 이용하여 데이터 출력을 클럭과 동기화시키는 것을 특징으로 하는 더블 데이터 레이트 메모리 디바이스.
제68항에 있어서, 상기 제어 유닛은 상기 제1 및 제2 파이프라인에 연결되어 데이터 출력을 외부 클럭의 상승 및 하강 에지와 동기화시키는 것을 특징으로 하는더블 데이터 레이트 메모리 디바이스.
메모리 디바이스로부터 데이터를 판독하기 위한 방법에 있어서,

저장 유닛 내의 제1 데이터 및 제2 데이터를 선택하는 단계;

상기 제1 및 제2 데이터를 제1 파이프라인 또는 제2 파이프라인에 멀티플렉싱하는 단계;

상기 제1 데이터를 상기 제1 파이프라인을 통해 전달(direct)하는 단계;

상기 제2 데이터를 상기 제2 파이프라인을 통해 전달하는 단계;

클럭 사이클의 제1 이벤트에서, 상기 제1 데이터를 상기 제1 파이프라인에서 출력 버퍼로 패스하는 단계; 및

상기 클럭 사이클의 제2 이벤트에서, 상기 제2 데이터를 상기 제2 파이프라인에서 출력 버퍼로 패스하는 단계

를 포함하는 것을 특징으로 하는 방법.
제70항에 있어서, 상기 제1 데이터를 패스하는 단계는, 클럭 사이클의 제1 에지에서, 상기 제1 데이터를 상기 제1 파이프라인에서 출력 버퍼로 패스하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제70항에 있어서, 상기 멀티플렉싱하는 단계는 클럭 레이트로 동작하며, 상기 제1 데이터를 패스하는 단계는 상기 클럭 레이트보다 더 빠르게 동작하는 것을 특징으로 하는 방법.
제70항에 있어서, 상기 저장 유닛은 메모리 셀의 제1 어레이 및 제2 어레이를 포함하며, 상기 제1 데이터는 상기 제1 어레이에 배치되고, 상기 제2 데이터는 상기 제2 어레이에 배치되는 것을 특징으로 하는 방법.
제70항에 있어서, 상기 클럭은, 외부 클럭에 동기한 클럭의 상승 및 하강 에지에서 상기 제1 및 제2 데이터가 출력 버퍼로부터 판독될 수 있도록 내부적으로 생성된 클럭인 것을 특징으로 하는 방법.
제70항에 있어서, 상기 제1 이벤트는 클럭의 제1 위상이고, 상기 제2 이벤트는 클럭의 제2 위상인 것을 특징으로 하는 방법.
제70항에 있어서,

레이턴시 및 사이클 시간을 결정하는 단계;

상기 레이턴시 및 상기 사이클 시간을 이용하여 외부 클럭에 앞선 내부 클럭을 생성하는 단계;

상기 파이프라인의 래치가 상기 파이프라인을 통해 데이터를 패스하도록 시그널링하는 단계; 및

상기 파이프라인으로부터 상기 외부 클럭에 동기하여 데이터를 출력하는 단계

를 더 포함하는 것을 특징으로 하는 방법.