JPS6313193A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6313193A JPS6313193A JP61157243A JP15724386A JPS6313193A JP S6313193 A JPS6313193 A JP S6313193A JP 61157243 A JP61157243 A JP 61157243A JP 15724386 A JP15724386 A JP 15724386A JP S6313193 A JPS6313193 A JP S6313193A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- row address
- address
- row
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000004044 response Effects 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 abstract 3
- 101100247316 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) ras-1 gene Proteins 0.000 abstract 1
- 101100247323 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) ras-2 gene Proteins 0.000 abstract 1
- 101150076031 RAS1 gene Proteins 0.000 description 7
- 230000004913 activation Effects 0.000 description 5
- 101100247319 Drosophila melanogaster Ras64B gene Proteins 0.000 description 4
- 101150019218 RAS2 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 102100030218 Matrix metalloproteinase-19 Human genes 0.000 description 1
- 101100425947 Mus musculus Tnfrsf13b gene Proteins 0.000 description 1
- 101001003186 Oryza sativa subsp. japonica Alpha-amylase/subtilisin inhibitor Proteins 0.000 description 1
- 101150045048 Ras85D gene Proteins 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係わシ、％にマルチアドレス
型の半導体記憶装置に関する。
型の半導体記憶装置に関する。
従来、この種の半導体記憶装置にアクセスするＫＦｉ、
第３図に示されて偽るように中央処理装置（以下、ＣＰ
Ｕという）等において、まずメモリアクセス用のアドレ
ス信号を送出し、続いてメモリ活性化信号（以下、ＭＲ
ＦＱ入 リート／２イト制御信号ＲＤ、ＷＲが出力され
る。行アドレスストローブ信号（以下、ＲＡＳという）
はＭＲＦＱに基づき形成され、その後遅延回路によシア
ドレスの多重化信号（以下ＭＰＸという）、列アドレス
ストローブ信号（以下、ＣＡＳという）が順次生成され
る。これに対して、記憶装置にあっては、ＲＡＳが活性
化されると、まず行アドレスラッチ信号が制御回路によ
り出力され、行アドレスバ。
第３図に示されて偽るように中央処理装置（以下、ＣＰ
Ｕという）等において、まずメモリアクセス用のアドレ
ス信号を送出し、続いてメモリ活性化信号（以下、ＭＲ
ＦＱ入 リート／２イト制御信号ＲＤ、ＷＲが出力され
る。行アドレスストローブ信号（以下、ＲＡＳという）
はＭＲＦＱに基づき形成され、その後遅延回路によシア
ドレスの多重化信号（以下ＭＰＸという）、列アドレス
ストローブ信号（以下、ＣＡＳという）が順次生成され
る。これに対して、記憶装置にあっては、ＲＡＳが活性
化されると、まず行アドレスラッチ信号が制御回路によ
り出力され、行アドレスバ。
ファは該行アドレスラッチ信号に応答して行アドレスを
ラッチし、真補信号となった行アドレス信号は行デコー
ダに送出される。その結果、メモリセルアレイの特定の
行線が選択される。続いて、制御回路はセンスアンプ活
性化信号を出力しメモリセルから読み出された情報の判
別がなされる。
ラッチし、真補信号となった行アドレス信号は行デコー
ダに送出される。その結果、メモリセルアレイの特定の
行線が選択される。続いて、制御回路はセンスアンプ活
性化信号を出力しメモリセルから読み出された情報の判
別がなされる。
ＲＡＳから一定時間（ｔａｃＩ））経過後に活性化可能
となる列アドレスストローブ信号（以下、ＣＡＳという
）に基づき列アドレス信号のラッチとデコードがなされ
、行アドレス信号と列アドレス信号とにより特定される
メモリセルのデータのみ出力バッファを経て外部に読み
出される。したがって、従来の半導体記憶装置へのアク
セスは、ＲＡＳによシ制御され、遅延回路よりＲＡＳと
ＣＡＳとの時間間隔（ｔｎｃＤ）を適宜設定し、ＭＰＸ
も該時間間隔（ｔＲＣＤ）中の適当な所で発生させなけ
れば所期のデータへのアクセスできなかった。
となる列アドレスストローブ信号（以下、ＣＡＳという
）に基づき列アドレス信号のラッチとデコードがなされ
、行アドレス信号と列アドレス信号とにより特定される
メモリセルのデータのみ出力バッファを経て外部に読み
出される。したがって、従来の半導体記憶装置へのアク
セスは、ＲＡＳによシ制御され、遅延回路よりＲＡＳと
ＣＡＳとの時間間隔（ｔｎｃＤ）を適宜設定し、ＭＰＸ
も該時間間隔（ｔＲＣＤ）中の適当な所で発生させなけ
れば所期のデータへのアクセスできなかった。
〔９発明が解決しようとする問題点〕
上記従来例にあっては、所期のデータにアクセスするた
めには、時間間隔（ｔＲＣＤ）を適宜選定することが必
袂であ郵、この時間間隔（ｔｉｃｏ）を不当に長く設定
するとメモリサイクルタイムが長くなシ、システムパフ
ォーマンスが低下し、これを排除すべ（ＣＡＳアクセス
時間（ｔｃＡｃ）の短い記憶装置を採用するとシステム
が高価になるいう問題点があった。
めには、時間間隔（ｔＲＣＤ）を適宜選定することが必
袂であ郵、この時間間隔（ｔｉｃｏ）を不当に長く設定
するとメモリサイクルタイムが長くなシ、システムパフ
ォーマンスが低下し、これを排除すべ（ＣＡＳアクセス
時間（ｔｃＡｃ）の短い記憶装置を採用するとシステム
が高価になるいう問題点があった。
そこで、上記時間間隔（ｔｉｃｎ）を発生する遅延回路
としては、遅延線で構成したものとＤ型フリ、プフロ９
．プにＣＰＵクロックを供給して遅延を生じさせるもの
とが考えられるが、遅延線により構成された遅延回路は
高価であυ、しかも遅延時間の調整のためにタップを可
変にするとシステムの生産性が低下するという難点があ
る一方、Ｄ７リツプフロツプで構成された遅延回路は安
価なものの、遅延時間の調整には周期の異なるクロック
信号を必要としており、信号の取り扱いが難しくなるう
え、ＣＰＵクロックに対して２のべき数の関係を有する
クロックを形成すべく水晶発振器の周波数の増加を図る
と全体が高価になっていた。
としては、遅延線で構成したものとＤ型フリ、プフロ９
．プにＣＰＵクロックを供給して遅延を生じさせるもの
とが考えられるが、遅延線により構成された遅延回路は
高価であυ、しかも遅延時間の調整のためにタップを可
変にするとシステムの生産性が低下するという難点があ
る一方、Ｄ７リツプフロツプで構成された遅延回路は安
価なものの、遅延時間の調整には周期の異なるクロック
信号を必要としており、信号の取り扱いが難しくなるう
え、ＣＰＵクロックに対して２のべき数の関係を有する
クロックを形成すべく水晶発振器の周波数の増加を図る
と全体が高価になっていた。
それで、ＣＰＵクロックの２または４倍程度のクロック
信号を使用すると遅延時間（ｔｉＬｃｌ）） ノ設定
間隔が大きくなシ、メモリサイクルタイムが長くなりが
ちであるという欠点があっれ。
信号を使用すると遅延時間（ｔｉＬｃｌ）） ノ設定
間隔が大きくなシ、メモリサイクルタイムが長くなりが
ちであるという欠点があっれ。
そこで、本発明は簡単な構成でメモリサイクルタイムの
短縮の可能な記憶装置を提供することを目的としている
。
短縮の可能な記憶装置を提供することを目的としている
。
〔問題点を解決するための手段、作用および効果〕本発
明は第１行アドレス信号によシ行アドレスラッチ信号を
形成し、第２行アドレス信号に基づき第１行アドレス信
号の供給後所定時間経過したら行アドレスラッチ信号以
外の内部制御信号を形成するようにしたことを要旨とし
ておシ、第１行アドレス信号の供給された制御部は該第
１行アドレス信号に基づき行アドレスラッチ信号を形成
し、アドレス部は行アドレスをラッチする。続いて、第
２行アドレス信号が制御部に供給されると、制御部は第
１行アドレス信号の供給後所定時間経過したら行アドレ
スラッチ信号以外の内部制御信号を形成する。したがっ
て、行アドレスラッチ信号をデータの読み出し、書き込
み等に必要な内部制御信号の発生に先立って発生させる
ことができるので、いわゆる行アドレス信号の先取りが
可能になシ、制御部の構成の変更だけでメモリサイクル
タイムの短縮を図ることができる。その結果、本発明に
係わる記憶装置によれば、簡単な構成でメモリサイクル
タイムの短縮を可能にすることができる。
明は第１行アドレス信号によシ行アドレスラッチ信号を
形成し、第２行アドレス信号に基づき第１行アドレス信
号の供給後所定時間経過したら行アドレスラッチ信号以
外の内部制御信号を形成するようにしたことを要旨とし
ておシ、第１行アドレス信号の供給された制御部は該第
１行アドレス信号に基づき行アドレスラッチ信号を形成
し、アドレス部は行アドレスをラッチする。続いて、第
２行アドレス信号が制御部に供給されると、制御部は第
１行アドレス信号の供給後所定時間経過したら行アドレ
スラッチ信号以外の内部制御信号を形成する。したがっ
て、行アドレスラッチ信号をデータの読み出し、書き込
み等に必要な内部制御信号の発生に先立って発生させる
ことができるので、いわゆる行アドレス信号の先取りが
可能になシ、制御部の構成の変更だけでメモリサイクル
タイムの短縮を図ることができる。その結果、本発明に
係わる記憶装置によれば、簡単な構成でメモリサイクル
タイムの短縮を可能にすることができる。
第１図は本発明の一実施例における制御部１０の構成を
示すブロック図であシ、第２図は一実施例の主要なタイ
ミングを示す図である。この一実施例では第１行アドレ
スストローブ信号（以下１に１１という）が活性化され
るとタイミングジェネレータ１００が行アドレスラッチ
信号を出力し行アドレス信号を行アドレスノ（ツファ（
図示せず）にラッチさせる。この行アドレス信号のラッ
チは、他の内部制御信号の生成とは無関係になされるの
でプリチャージ期間中にも行なうことができ、メモリサ
イクルタイムの短縮に寄与できる。
示すブロック図であシ、第２図は一実施例の主要なタイ
ミングを示す図である。この一実施例では第１行アドレ
スストローブ信号（以下１に１１という）が活性化され
るとタイミングジェネレータ１００が行アドレスラッチ
信号を出力し行アドレス信号を行アドレスノ（ツファ（
図示せず）にラッチさせる。この行アドレス信号のラッ
チは、他の内部制御信号の生成とは無関係になされるの
でプリチャージ期間中にも行なうことができ、メモリサ
イクルタイムの短縮に寄与できる。
続いて、第２行アドレスストローブ信号（以下、ＲＡＳ
２という）が活性化されるとタイミングジェネレータ１
０１が行デコーダ指令信号、センスアンプ活性化信号等
を行デコーダ、センスアンプ（図示せず）に送出し、行
線の特定とメモリセルから読み出されたデータの判別が
なされる。ここで、タイミングジェネレータ１００で発
生する行アドレスラッチ信号がタイミングジェネレータ
１０１０機能を制御しているので、ＲＡＳＩＲＡＳ２に
よるタイミングジェネレータ１００゜１０２のレーシン
グを防止でき、ＲＡＳ２の発生タイミングを容易にして
いる。センスアンプ活性化信号の出力によりタイミング
ジェネレータ１０２が機能できるようになｆｉ、ＣＡＳ
の入力により列アドレスラッチ、列デコーダ指令信号、
入出力バス（Ｉ１０バス）アンプ活性化信号等が形成さ
れ、上記実施例ではＲＡＳ２′ｔ−アドレス多重化信号
としてそのまま使えるうえ、ＲＡＳｌの供給される端子
とＲＡＳ２の供給される端子とを共通接続すれば従来の
記憶装置と同様に使用することもできる。
２という）が活性化されるとタイミングジェネレータ１
０１が行デコーダ指令信号、センスアンプ活性化信号等
を行デコーダ、センスアンプ（図示せず）に送出し、行
線の特定とメモリセルから読み出されたデータの判別が
なされる。ここで、タイミングジェネレータ１００で発
生する行アドレスラッチ信号がタイミングジェネレータ
１０１０機能を制御しているので、ＲＡＳＩＲＡＳ２に
よるタイミングジェネレータ１００゜１０２のレーシン
グを防止でき、ＲＡＳ２の発生タイミングを容易にして
いる。センスアンプ活性化信号の出力によりタイミング
ジェネレータ１０２が機能できるようになｆｉ、ＣＡＳ
の入力により列アドレスラッチ、列デコーダ指令信号、
入出力バス（Ｉ１０バス）アンプ活性化信号等が形成さ
れ、上記実施例ではＲＡＳ２′ｔ−アドレス多重化信号
としてそのまま使えるうえ、ＲＡＳｌの供給される端子
とＲＡＳ２の供給される端子とを共通接続すれば従来の
記憶装置と同様に使用することもできる。
第１図は本発明の一実施例における制御部のブロック図
、第２図は一実施例のタイミングチャート図、第３図は
従来例のタイミングチャート図である。 １０・・・・・・制御部、１００，１０１，１０２・・
・・・・タイミングジェネレータ、ＲＡＳＩ・・・・・
・第１行アドレスストローブ信号、ＲＡＳ２・・・・・
・Ｍ２行アドレスストローブ信号、ＣＡＳ・・・・・・
列アドレスストローブ信号。
、第２図は一実施例のタイミングチャート図、第３図は
従来例のタイミングチャート図である。 １０・・・・・・制御部、１００，１０１，１０２・・
・・・・タイミングジェネレータ、ＲＡＳＩ・・・・・
・第１行アドレスストローブ信号、ＲＡＳ２・・・・・
・Ｍ２行アドレスストローブ信号、ＣＡＳ・・・・・・
列アドレスストローブ信号。
Claims (1)
- 行アドレス信号と列アドレス信号とを行アドレススト
ローブ信号と列アドレスストローブ信号とに応答してそ
れぞれラッチするアドレス部と、該アドレス部にラッチ
された行アドレス信号と列アドレス信号とに基づきアド
レス指定される複数のメモリセルを有する記憶部と、上
記アドレス部に行アドレス信号をラッチさせる行アドレ
スラッチ信号と列アドレスラッチ信号とを含む内部制御
信号を形成する制御部とを含む半導体記憶装置において
、上記制御部は第１行アドレス信号に基づき行アドレス
ラッチ信号を形成し第２行アドレス信号に基づき第１行
アドレス信号の供給後所定時間経過すると、行アドレス
ラッチ信号以外の内部制御信号を形成するようにしたこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61157243A JPS6313193A (ja) | 1986-07-03 | 1986-07-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61157243A JPS6313193A (ja) | 1986-07-03 | 1986-07-03 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6313193A true JPS6313193A (ja) | 1988-01-20 |
Family
ID=15645375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61157243A Pending JPS6313193A (ja) | 1986-07-03 | 1986-07-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6313193A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5702303A (en) * | 1992-03-10 | 1997-12-30 | Kabushiki Kaisha Ace Denken | Game machine having a playing display screen |
| JP2010279775A (ja) * | 2010-09-18 | 2010-12-16 | Sammy Corp | スロットマシン |
| JP2010279776A (ja) * | 2010-09-18 | 2010-12-16 | Sammy Corp | スロットマシン |
| JP2010279777A (ja) * | 2010-09-18 | 2010-12-16 | Sammy Corp | スロットマシン |
| JP2011015993A (ja) * | 2010-09-18 | 2011-01-27 | Sammy Corp | スロットマシン |
-
1986
- 1986-07-03 JP JP61157243A patent/JPS6313193A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5702303A (en) * | 1992-03-10 | 1997-12-30 | Kabushiki Kaisha Ace Denken | Game machine having a playing display screen |
| JP2010279775A (ja) * | 2010-09-18 | 2010-12-16 | Sammy Corp | スロットマシン |
| JP2010279776A (ja) * | 2010-09-18 | 2010-12-16 | Sammy Corp | スロットマシン |
| JP2010279777A (ja) * | 2010-09-18 | 2010-12-16 | Sammy Corp | スロットマシン |
| JP2011015993A (ja) * | 2010-09-18 | 2011-01-27 | Sammy Corp | スロットマシン |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7064992B2 (en) | Method and apparatus for saving current in a memory device | |
| US6898683B2 (en) | Clock synchronized dynamic memory and clock synchronized integrated circuit | |
| US7349277B2 (en) | Method and system for reducing the peak current in refreshing dynamic random access memory devices | |
| JP3240348B2 (ja) | シンクロナス・ダイナミック・ランダム・アクセス・メモリの自動活性化 | |
| KR100233973B1 (ko) | 동기형 반도체 기억 장치 | |
| JP2003249077A (ja) | 半導体記憶装置及びその制御方法 | |
| WO2019046013A1 (en) | APPARATUSES AND METHODS FOR PROVIDING ACTIVE AND INACTIVE CLOCK SIGNALS | |
| KR100323257B1 (ko) | 더블 데이타 전송률 입력/출력 회로를 구비하는 메모리 디바이스 | |
| US20100302874A1 (en) | Semiconductor memory device, information processing system including the same, and controller | |
| JPH11162170A (ja) | 半導体メモリ装置及びカラム選択制御方法 | |
| JP2000030456A (ja) | メモリデバイス | |
| JP2000322886A (ja) | 半導体記憶装置 | |
| US6456563B1 (en) | Semiconductor memory device that operates in sychronization with a clock signal | |
| EP0766251A2 (en) | Semiconducteur memory device having extended margin in latching input signal | |
| US7154316B2 (en) | Circuit for controlling pulse width | |
| US6671788B2 (en) | Synchronous semiconductor memory device having a burst mode for improving efficiency of using the data bus | |
| JPH10208468A (ja) | 半導体記憶装置並びに同期型半導体記憶装置 | |
| JPS6313193A (ja) | 半導体記憶装置 | |
| JP2987809B2 (ja) | シンクロナスｄｒａｍのｃａｓ信号発生器 | |
| JP2003317477A (ja) | 半導体記憶装置 | |
| JP2002184180A (ja) | クロック同期型ダイナミックメモリ | |
| US5654934A (en) | Semiconductor memory employing a block-write system | |
| US5663912A (en) | Semiconductor memory device | |
| JPH0887879A (ja) | 半導体記憶装置 | |
| JP3237583B2 (ja) | 同期型半導体記憶装置及びこれを用いた半導体記憶システム |