JPH06124248A - バス制御回路 - Google Patents
バス制御回路Info
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- JPH06124248A JPH06124248A JP4272123A JP27212392A JPH06124248A JP H06124248 A JPH06124248 A JP H06124248A JP 4272123 A JP4272123 A JP 4272123A JP 27212392 A JP27212392 A JP 27212392A JP H06124248 A JPH06124248 A JP H06124248A
- Authority
- JP
- Japan
- Prior art keywords
- listener
- communication control
- control device
- answer signal
- answer
- Prior art date
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- Debugging And Monitoring (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】本発明はプロセッサ間通信制御装置を介して接
続される複数のプロセッサ間通信のバス制御回路に関
し、プロセッサ間通信制御装置から上位のプロセッサと
は関係なくアンサ信号を返送することより障害箇所の特
定を行うことのできるバス制御回路を実現することを目
的とする。 【構成】複数のプロセッサ１１〜１ｎと、プロセッサ間
通信制御装置２１〜２ｎと、バス調停回路３０からなる
システムにおいて、リスナ側のプロセッサ間通信制御装
置２ｊが動作可能な場合には、上位のプロセッサ１ｊの
動作とは関係なく、アンサ信号を送受信するアンサ信号
送受信手段２Ａを設け、トーカ側のプロセッサ間通信制
御装置２ｉはリスナ側のプロセッサ間通信制御装置２ｊ
のアンサ信号送受信手段２Ａからのアンサ信号により、
障害箇所の識別を行うように構成する。
続される複数のプロセッサ間通信のバス制御回路に関
し、プロセッサ間通信制御装置から上位のプロセッサと
は関係なくアンサ信号を返送することより障害箇所の特
定を行うことのできるバス制御回路を実現することを目
的とする。 【構成】複数のプロセッサ１１〜１ｎと、プロセッサ間
通信制御装置２１〜２ｎと、バス調停回路３０からなる
システムにおいて、リスナ側のプロセッサ間通信制御装
置２ｊが動作可能な場合には、上位のプロセッサ１ｊの
動作とは関係なく、アンサ信号を送受信するアンサ信号
送受信手段２Ａを設け、トーカ側のプロセッサ間通信制
御装置２ｉはリスナ側のプロセッサ間通信制御装置２ｊ
のアンサ信号送受信手段２Ａからのアンサ信号により、
障害箇所の識別を行うように構成する。
Description
【０００１】
【産業上の利用分野】本発明はプロセッサ間通信制御装
置を介して接続される複数のプロセッサ間通信システム
のバス制御回路に関する。
置を介して接続される複数のプロセッサ間通信システム
のバス制御回路に関する。
【０００２】各種システムは大型化してくるに伴い、増
大する負荷を分散し、システムの処理効率および信頼性
を高めるために複数のプロセッサを使用するマルチプロ
セッサシステムが採用されるようになってきている。
大する負荷を分散し、システムの処理効率および信頼性
を高めるために複数のプロセッサを使用するマルチプロ
セッサシステムが採用されるようになってきている。
【０００３】このようなマルチプロセッサシステムにお
いて、プロセッサ間通信制御装置を備えた複数のプロセ
ッサがバスに接続されており、バス調停回路の制御のも
とにプロセッサ間通信を行っている。
いて、プロセッサ間通信制御装置を備えた複数のプロセ
ッサがバスに接続されており、バス調停回路の制御のも
とにプロセッサ間通信を行っている。
【０００４】かかるプロセッサ間通信を行うシステムに
おいて、障害が発生した場合障害内容を識別することの
できるバス制御回路が要求されている。
おいて、障害が発生した場合障害内容を識別することの
できるバス制御回路が要求されている。
【０００５】
【従来の技術】図８は従来例を説明する図を示す。図の
（Ａ）は４台のプロセッサよりなるマルチプロセッサシ
ステムの例であり、１１〜１４はプロセッサ（以下ＣＰ
Ｕと称する）、２１〜２４はプロセッサ間通信制御装置
（Inter Multiprocessor Communication Controller 以
下ＩＰＣと称する）、３０はバス調停回路（Inter Mult
ibus Controller 以下ＩＢＣと称する）である。
（Ａ）は４台のプロセッサよりなるマルチプロセッサシ
ステムの例であり、１１〜１４はプロセッサ（以下ＣＰ
Ｕと称する）、２１〜２４はプロセッサ間通信制御装置
（Inter Multiprocessor Communication Controller 以
下ＩＰＣと称する）、３０はバス調停回路（Inter Mult
ibus Controller 以下ＩＢＣと称する）である。
【０００６】（Ｂ）はリンク確立時のシーケンスを示
す。（Ｂ）により、（Ａ）の構成の動作を説明する。こ
こでは、ポーリングによるバス制御の例とし、トーカ側
をＣＰＵ１１、ＩＰＣ２１、リスナ側をＣＰＵ１２、Ｉ
ＰＣ２２とする。
す。（Ｂ）により、（Ａ）の構成の動作を説明する。こ
こでは、ポーリングによるバス制御の例とし、トーカ側
をＣＰＵ１１、ＩＰＣ２１、リスナ側をＣＰＵ１２、Ｉ
ＰＣ２２とする。
【０００７】 先ずＣＰＵ１１がデータ送信の準備を
行う。 次いでトーカ側のＩＰＣ２１はＩＢＣ３０から出力
されるポーリングＮＯが自分の機番と一致したときに送
信要求（Transfer Request 以下ＴＲＱと称する）を送
出する。
行う。 次いでトーカ側のＩＰＣ２１はＩＢＣ３０から出力
されるポーリングＮＯが自分の機番と一致したときに送
信要求（Transfer Request 以下ＴＲＱと称する）を送
出する。
【０００８】 一方、リスナ側のＣＰＵ１２はデータ
受信の準備を行う。 ＩＢＣ３０はＴＲＱを受信し、送信許可信号（Tran
sferＯＫ 以下ＴＯＫと称する）をトーカ側のＩＰＣ２
１に送出する。
受信の準備を行う。 ＩＢＣ３０はＴＲＱを受信し、送信許可信号（Tran
sferＯＫ 以下ＴＯＫと称する）をトーカ側のＩＰＣ２
１に送出する。
【０００９】 トーカ側のＩＰＣ２１はリスナ側のＩ
ＰＣ２２を指定するために、データバス上にリスナＮ
Ｏ、ここでは「２２」と、２本のオーダ指定信号線にリ
スナ指定オーダであることを出力する。
ＰＣ２２を指定するために、データバス上にリスナＮ
Ｏ、ここでは「２２」と、２本のオーダ指定信号線にリ
スナ指定オーダであることを出力する。
【００１０】 リスナ側のＩＰＣ２２は受信準備がで
きていれば、２本のアンサ信号により、トーカ側のＩＰ
Ｃ２１に正常アンサのコード「１、０」を返送する。 〜の手順により、リンクが確立し、以降のデー
タ送受信が行われる。
きていれば、２本のアンサ信号により、トーカ側のＩＰ
Ｃ２１に正常アンサのコード「１、０」を返送する。 〜の手順により、リンクが確立し、以降のデー
タ送受信が行われる。
【００１１】（Ｃ）はトーカ側のＩＰＣ２１でタイムア
ウトと判定するときのタイムアウトのタイミングを示
す。タイムアウトのタイミングはトーカ側のＩＰＣ２１
からリスナ側のＩＰＣ２２を指定した後、一定の時間が
経過したことによりタイムアウトとする。タイムアウト
時点でのアンサ信号「０、０」により障害状態であると
判定する。
ウトと判定するときのタイムアウトのタイミングを示
す。タイムアウトのタイミングはトーカ側のＩＰＣ２１
からリスナ側のＩＰＣ２２を指定した後、一定の時間が
経過したことによりタイムアウトとする。タイムアウト
時点でのアンサ信号「０、０」により障害状態であると
判定する。
【００１２】
【発明が解決しようとする課題】上述の従来例におい
て、リスナ側のＩＰＣが受信準備が出来ている場合に
は、正常アンサの「１、０」を返送するが、リスナ側の
ＣＰＵ１２を制御するソフトウェアの輻輳等により、受
信準備ができていない場合は、アンサ信号としてノーア
ンサのコード「０、０」が返送される。
て、リスナ側のＩＰＣが受信準備が出来ている場合に
は、正常アンサの「１、０」を返送するが、リスナ側の
ＣＰＵ１２を制御するソフトウェアの輻輳等により、受
信準備ができていない場合は、アンサ信号としてノーア
ンサのコード「０、０」が返送される。
【００１３】このコード「０、０」は、アンサ信号の初
期値であるので、リスナ側が何らかのハードウエア障害
により応答できないのか、リスナ側のソフトウェア輻輳
なのか、またはバスの障害によりリスナ指定が正常にで
きなかったのかの切り分けを行うことができない。
期値であるので、リスナ側が何らかのハードウエア障害
により応答できないのか、リスナ側のソフトウェア輻輳
なのか、またはバスの障害によりリスナ指定が正常にで
きなかったのかの切り分けを行うことができない。
【００１４】本発明は複数のプロセッサによるプロセッ
サ間通信において、プロセッサ間通信制御装置にアンサ
信号を送出するアンサ信号送受信手段を設け、上位のプ
ロセッサとは関係なくアンサ信号を返送することより障
害箇所の特定を行うことのできるバス制御回路を実現し
ようとする。
サ間通信において、プロセッサ間通信制御装置にアンサ
信号を送出するアンサ信号送受信手段を設け、上位のプ
ロセッサとは関係なくアンサ信号を返送することより障
害箇所の特定を行うことのできるバス制御回路を実現し
ようとする。
【００１５】
【課題を解決するための手段】図１は本発明の第１の原
理を説明するブロック図である。図中の１１〜１ｎは複
数のＣＰＵ、２１〜２ｎはＩＰＣ、３０はＩＢＣであ
る。
理を説明するブロック図である。図中の１１〜１ｎは複
数のＣＰＵ、２１〜２ｎはＩＰＣ、３０はＩＢＣであ
る。
【００１６】また、２ＡはＩＰＣ２１〜２ｎに設ける、
上位のＣＰＵ１１〜１ｎの動作とは関係なく、アンサ信
号を送受信するアンサ信号送受信手段であり、送受信の
ためのリンク確立処理シーケンスで送信許可を受けたト
ーカ側のＩＰＣ２ｉがリスナ側のＩＰＣ２ｊを指定して
通信を行うシステムにおいて、複数のＣＰＵ１１〜１ｎ
が通信を開始するためのリンク確立処理シーケンスで送
信許可を受けたトーカ側のＩＰＣ２ｉはリスナ側のＩＰ
Ｃ２ｊを指定し、リスナとして指定されたリスナ側のＩ
ＰＣ２ｊは上位のＣＰＵ１ｊの動作とは関係なく、アン
サ信号送受信手段２Ａよりリスナ側のアンサ信号を送出
し、トーカ側のＩＰＣ２ｉは該アンサ信号により、障害
箇所の識別を行う。
上位のＣＰＵ１１〜１ｎの動作とは関係なく、アンサ信
号を送受信するアンサ信号送受信手段であり、送受信の
ためのリンク確立処理シーケンスで送信許可を受けたト
ーカ側のＩＰＣ２ｉがリスナ側のＩＰＣ２ｊを指定して
通信を行うシステムにおいて、複数のＣＰＵ１１〜１ｎ
が通信を開始するためのリンク確立処理シーケンスで送
信許可を受けたトーカ側のＩＰＣ２ｉはリスナ側のＩＰ
Ｃ２ｊを指定し、リスナとして指定されたリスナ側のＩ
ＰＣ２ｊは上位のＣＰＵ１ｊの動作とは関係なく、アン
サ信号送受信手段２Ａよりリスナ側のアンサ信号を送出
し、トーカ側のＩＰＣ２ｉは該アンサ信号により、障害
箇所の識別を行う。
【００１７】また、図２は本発明の第２の原理を説明す
るブロック図である。図２は図１の第１の原理図の構成
にタイミング信号発生手段２Ｂを追加したものである。
ここで、リスナ側のＩＰＣ２ｊはアンサ信号をタイミン
グ信号発生手段２Ｂの発生するタイミング信号により時
分割で送出し、トーカ側のＩＰＣ２ｉは時分割のアンサ
信号により障害発生箇所の識別を行う。
るブロック図である。図２は図１の第１の原理図の構成
にタイミング信号発生手段２Ｂを追加したものである。
ここで、リスナ側のＩＰＣ２ｊはアンサ信号をタイミン
グ信号発生手段２Ｂの発生するタイミング信号により時
分割で送出し、トーカ側のＩＰＣ２ｉは時分割のアンサ
信号により障害発生箇所の識別を行う。
【００１８】
【作用】ＩＰＣ２１〜２ｎを介してバスに接続される複
数のＣＰＵ１１〜１ｎより構成されるマルチプロセッサ
システムで、トーカ側のＩＰＣ２ｉはバス上にリスナ側
のＩＰＣ２ｊを指定する信号を送出し、リスナ側のＩＰ
Ｃ２ｊは自分がリスナとして指定されたことを認識した
場合にアンサ信号を送出する。
数のＣＰＵ１１〜１ｎより構成されるマルチプロセッサ
システムで、トーカ側のＩＰＣ２ｉはバス上にリスナ側
のＩＰＣ２ｊを指定する信号を送出し、リスナ側のＩＰ
Ｃ２ｊは自分がリスナとして指定されたことを認識した
場合にアンサ信号を送出する。
【００１９】このとき、リスナ側のＩＰＣ２ｊは、アン
サ信号送受信手段２Ａにより、上位のＣＰＵ１ｊの状態
とは関係なくアンサ信号を送出し、トーカ側のＩＰＣ２
ｉは該アンサ信号を解析することにより、障害発生の場
合の障害箇所の識別を可能とする。
サ信号送受信手段２Ａにより、上位のＣＰＵ１ｊの状態
とは関係なくアンサ信号を送出し、トーカ側のＩＰＣ２
ｉは該アンサ信号を解析することにより、障害発生の場
合の障害箇所の識別を可能とする。
【００２０】また、リスナ側のＩＰＣ２ｊはアンサ信号
をタイミング発生手段２Ｂの発生するタイミング信号に
より、時分割で送出し、トーカ側のＩＰＣ２ｉは、該ア
ンサ信号を解析することにより、障害発生の場合の障害
箇所の識別を可能とする。
をタイミング発生手段２Ｂの発生するタイミング信号に
より、時分割で送出し、トーカ側のＩＰＣ２ｉは、該ア
ンサ信号を解析することにより、障害発生の場合の障害
箇所の識別を可能とする。
【００２１】
【実施例】図３は本発明の実施例を説明する図である。
図中のＩＰＣ２１をトーカ側、ＩＰＣ２２をリスナ側と
した例である。すべてのＩＰＣ２１〜２ｎはトーカ側、
リスナ側のいずれにもなりうるので、他のＩＰＣであっ
ても差し支えない。
図中のＩＰＣ２１をトーカ側、ＩＰＣ２２をリスナ側と
した例である。すべてのＩＰＣ２１〜２ｎはトーカ側、
リスナ側のいずれにもなりうるので、他のＩＰＣであっ
ても差し支えない。
【００２２】図は図１で説明した第１の原理、図２で説
明した第２の原理を合わせた実施例であり、リスナ側の
ＩＰＣ２２では、３つのアンサステータス、「ビジ
ー」、「パリティ」、「レディ」をラッチするフリップ
フロップ回路（以下ＦＦ回路と称する）Ｆ１〜Ｆ３、
と、ＦＦ回路Ｆ１の出力とタイマＴ１の出力の論理和を
とる論理和回路（以下ＯＲ回路と称する）Ｏ１と、アン
サスステータス信号を２本の２値信号に変換するコーダ
Ｃから原理図１で説明したアンサ信号送受信手段２Ａを
構成し、タイミング信号発生手段２Ｂとして、リスナ指
定後、一定の時間が経過したときタイミング信号ｔ４を
発生するタイマＴ１から構成している。
明した第２の原理を合わせた実施例であり、リスナ側の
ＩＰＣ２２では、３つのアンサステータス、「ビジ
ー」、「パリティ」、「レディ」をラッチするフリップ
フロップ回路（以下ＦＦ回路と称する）Ｆ１〜Ｆ３、
と、ＦＦ回路Ｆ１の出力とタイマＴ１の出力の論理和を
とる論理和回路（以下ＯＲ回路と称する）Ｏ１と、アン
サスステータス信号を２本の２値信号に変換するコーダ
Ｃから原理図１で説明したアンサ信号送受信手段２Ａを
構成し、タイミング信号発生手段２Ｂとして、リスナ指
定後、一定の時間が経過したときタイミング信号ｔ４を
発生するタイマＴ１から構成している。
【００２３】また、トーカ側のＩＰＣ２１ではリスナ側
からのアンサステータス信号をデコードするデコーダＤ
と、タイマＴ２の発生するタイミング信号ｔ１、ｔ２と
の論理積をとる論理積回路（以下ＡＮＤ回路と称する）
Ａ１〜Ａ３と、ＡＮＤ回路Ａ１〜Ａ３の出力をラッチす
るＦＦ回路Ｆ４〜Ｆ６と、ノーアンサ状態をラッチする
ＦＦ回路Ｆ７と、ノーアンサ検出時のアンサ信号をラッ
チするＦＦ回路Ｆ８と、ＦＦ回路Ｆ４〜Ｆ６の出力の論
理和をとるＯＲ回路Ｏ２からアンサ信号送受信手段２Ａ
を構成し、タイミング信号発生手段２Ｂとしてリスナ指
定後、一定の時間が経過したときタイミング信号ｔ１、
ｔ２、ｔ３を発生するタイマＴ２から構成した例であ
る。
からのアンサステータス信号をデコードするデコーダＤ
と、タイマＴ２の発生するタイミング信号ｔ１、ｔ２と
の論理積をとる論理積回路（以下ＡＮＤ回路と称する）
Ａ１〜Ａ３と、ＡＮＤ回路Ａ１〜Ａ３の出力をラッチす
るＦＦ回路Ｆ４〜Ｆ６と、ノーアンサ状態をラッチする
ＦＦ回路Ｆ７と、ノーアンサ検出時のアンサ信号をラッ
チするＦＦ回路Ｆ８と、ＦＦ回路Ｆ４〜Ｆ６の出力の論
理和をとるＯＲ回路Ｏ２からアンサ信号送受信手段２Ａ
を構成し、タイミング信号発生手段２Ｂとしてリスナ指
定後、一定の時間が経過したときタイミング信号ｔ１、
ｔ２、ｔ３を発生するタイマＴ２から構成した例であ
る。
【００２４】図４は本発明の実施例のアンサ信号の例を
示す。 ケース（ア） リスナＩＰＣ２２は正常で、ＣＰＵ１２
またはソフトウェアが異常な場合であり、初めは応答信
号としてノーアンサ状態「０、０」を送出し、トーカ側
のＩＰＣ２２が一定時間後（図４のｔ２時間後）ノーア
ンサが継続している場合に、その後のタイムアウト検出
時（図４のｔ３時間後）にアンサ信号「１、１」をラッ
チするものである。トーカ側のＩＰＣ２１はタイムアウ
ト時間ｔ３までにアンサ信号が他のコード（「１、１」
以外）への変化がなかった場合は、タイムアウトとなる
が、そのとき、リスナ側でＣＰＵ１２またはソフトウェ
アの障害と認識できる。
示す。 ケース（ア） リスナＩＰＣ２２は正常で、ＣＰＵ１２
またはソフトウェアが異常な場合であり、初めは応答信
号としてノーアンサ状態「０、０」を送出し、トーカ側
のＩＰＣ２２が一定時間後（図４のｔ２時間後）ノーア
ンサが継続している場合に、その後のタイムアウト検出
時（図４のｔ３時間後）にアンサ信号「１、１」をラッ
チするものである。トーカ側のＩＰＣ２１はタイムアウ
ト時間ｔ３までにアンサ信号が他のコード（「１、１」
以外）への変化がなかった場合は、タイムアウトとなる
が、そのとき、リスナ側でＣＰＵ１２またはソフトウェ
アの障害と認識できる。
【００２５】ケース（イ） リスナ側のＩＰＣ２２また
はバスの障害であり、このときの応答信号は「０、０」
であるので、ケース（ア）とは識別することができる。 ケース（ウ） リスナ側のＩＰＣ２２の受信準備が遅延
した例であり、一次アンサ監視時間ｔ２では「０、０」
のノーアンサ状態と認識されるが、２回目のチェック前
に受信準備ＯＫの「１、０」になった場合には正常にリ
ンク確立が完了する。
はバスの障害であり、このときの応答信号は「０、０」
であるので、ケース（ア）とは識別することができる。 ケース（ウ） リスナ側のＩＰＣ２２の受信準備が遅延
した例であり、一次アンサ監視時間ｔ２では「０、０」
のノーアンサ状態と認識されるが、２回目のチェック前
に受信準備ＯＫの「１、０」になった場合には正常にリ
ンク確立が完了する。
【００２６】ケース（エ） リスナ側のＩＰＣ２２がビ
ジーの状態で、初めから「１、１」のビジー状態を返送
することにより、トーカ側のＩＰＣ２１はピジーと認識
することができ、ケース（ア）とは区別することができ
る。また、ビジー以外のアンサ、すなわち、正常アン
サ、パリティエラーが最初から出力された場合は、その
アンサに応じて次の処理を行う。
ジーの状態で、初めから「１、１」のビジー状態を返送
することにより、トーカ側のＩＰＣ２１はピジーと認識
することができ、ケース（ア）とは区別することができ
る。また、ビジー以外のアンサ、すなわち、正常アン
サ、パリティエラーが最初から出力された場合は、その
アンサに応じて次の処理を行う。
【００２７】図５は本発明の実施例のタイムチャートを
示す。図５により、図３の動作を説明する。 トーカ側のＩＰＣ２１からリスナ指定信号が送出さ
れる。
示す。図５により、図３の動作を説明する。 トーカ側のＩＰＣ２１からリスナ指定信号が送出さ
れる。
【００２８】 トーカ側のＩＰＣ２１からリスナ指定
を受けたリスナ側のＩＰＣ２２はその時点での状態を示
すアンサ信号を送出する。 リスナ側のＩＰＣ２２のアンサ出力が確定するまで
に最低限必要な保証時間ｔ１である。
を受けたリスナ側のＩＰＣ２２はその時点での状態を示
すアンサ信号を送出する。 リスナ側のＩＰＣ２２のアンサ出力が確定するまで
に最低限必要な保証時間ｔ１である。
【００２９】 トーカ側のＩＰＣ２１がアンサ出力を
監視する一次アンサ監視時間ｔ２であり、タイマＴ２の
発生するタイミング信号ｔ２でアンサ信号をラッチし出
力する。
監視する一次アンサ監視時間ｔ２であり、タイマＴ２の
発生するタイミング信号ｔ２でアンサ信号をラッチし出
力する。
【００３０】 トーカ側のＩＰＣ２１がタイムアウト
と判定する時間ｔ３である。 受信準備が遅れた場合〔図３のケース（ウ）〕のよ
うに、アンサ信号を切り替える場合は、リスナ側のＩＰ
Ｃ２２のタイマＴ１の発生するタイミング信号ｔ４でア
ンサ信号を切り替える。
と判定する時間ｔ３である。 受信準備が遅れた場合〔図３のケース（ウ）〕のよ
うに、アンサ信号を切り替える場合は、リスナ側のＩＰ
Ｃ２２のタイマＴ１の発生するタイミング信号ｔ４でア
ンサ信号を切り替える。
【００３１】タイミング信号ｔ４はトーカ側のＩＰＣ２
１の一次アンサ監視時間ｔ２より充分大きく、タイムア
ウト時間ｔ３より充分小さい時間に設定される。以上の
動作において、パリティエラー、ビジーをラッチするＦ
Ｆ回路Ｆ５、Ｆ６は入力側のＡＮＤ回路Ａ２、Ａ３によ
りｔ２時間以後はラッチされないようにしている。
１の一次アンサ監視時間ｔ２より充分大きく、タイムア
ウト時間ｔ３より充分小さい時間に設定される。以上の
動作において、パリティエラー、ビジーをラッチするＦ
Ｆ回路Ｆ５、Ｆ６は入力側のＡＮＤ回路Ａ２、Ａ３によ
りｔ２時間以後はラッチされないようにしている。
【００３２】また、ＯＲ回路Ｏ２にはＦＦ回路Ｆ４〜Ｆ
６の出力が接続されており、いずれかのＦＦ回路Ｆ４〜
Ｆ６からの出力が発生したときは、タイマＴ２をリセッ
トするのでタイミング信号ｔ３は発生されない。
６の出力が接続されており、いずれかのＦＦ回路Ｆ４〜
Ｆ６からの出力が発生したときは、タイマＴ２をリセッ
トするのでタイミング信号ｔ３は発生されない。
【００３３】逆に、いずれのＦＦ回路Ｆ４〜Ｆ６からも
出力が発生しないときは、タイミング信号ｔ３によりノ
ーアンサであることをラッチし、その出力をクロック信
号としてＦＦ回路Ｆ８に入力してタイムアウト時のアン
サ信号をラッチする。
出力が発生しないときは、タイミング信号ｔ３によりノ
ーアンサであることをラッチし、その出力をクロック信
号としてＦＦ回路Ｆ８に入力してタイムアウト時のアン
サ信号をラッチする。
【００３４】図６は本発明のその他の実施例を説明する
図を示す。図６と図３の違いはトライステートバッファ
ＴＢ１、ＴＢ２とＦＦ回路１０を設けた点にある。ＦＦ
回路１０のリセット端子ＲＳにはポーリング同期信号Ｐ
ｓｙ、トーカ同期信号Ｔｓｙを入力とするＯＲ回路Ｏ３
の出力が接続されており、入力端子Ｄｉは抵抗Ｒをとお
してプルアップされており、クロック入力端子ＣＫには
リスナ指定信号が入力されている。
図を示す。図６と図３の違いはトライステートバッファ
ＴＢ１、ＴＢ２とＦＦ回路１０を設けた点にある。ＦＦ
回路１０のリセット端子ＲＳにはポーリング同期信号Ｐ
ｓｙ、トーカ同期信号Ｔｓｙを入力とするＯＲ回路Ｏ３
の出力が接続されており、入力端子Ｄｉは抵抗Ｒをとお
してプルアップされており、クロック入力端子ＣＫには
リスナ指定信号が入力されている。
【００３５】したがって、リスナ指定信号が入力された
場合にはＦＦ回路Ｆ１０からバス制御信号ＤＢＣＴによ
り、トライステートバッファＴＢ１、ＴＢ２を開き、コ
ード「０、Ｆ」をデータバス上に出力する。
場合にはＦＦ回路Ｆ１０からバス制御信号ＤＢＣＴによ
り、トライステートバッファＴＢ１、ＴＢ２を開き、コ
ード「０、Ｆ」をデータバス上に出力する。
【００３６】また、バスの障害、リスナ側のＩＰＣ２２
の障害でリスナ指定が行わなければ、このデータバスは
開かないので、データはハイ・インピーダンス状態で
「０、０」が見える。このデータバスは、次のデータ転
送開始、ポーリング開始の際にバス制御信号ＤＢＣＴが
オフとなり閉じられる。
の障害でリスナ指定が行わなければ、このデータバスは
開かないので、データはハイ・インピーダンス状態で
「０、０」が見える。このデータバスは、次のデータ転
送開始、ポーリング開始の際にバス制御信号ＤＢＣＴが
オフとなり閉じられる。
【００３７】図７は本発明のその他の実施例のタイムチ
ャートを示す。 データバス上のデータであり、（ａ）でリスナを指
定する。 データＴＯＤ０、Ｄ１でリスナ指定オーダを送出す
る。
ャートを示す。 データバス上のデータであり、（ａ）でリスナを指
定する。 データＴＯＤ０、Ｄ１でリスナ指定オーダを送出す
る。
【００３８】 トーカ側のＩＰＣ２１からリスナ側の
ＩＰＣ２２への同期信号Ｔｓｙである。 リスナ側のＩＰＣ２２からのアンサ信号であり、こ
こではノーアンサとする。このとき、データバス上のデ
ータもノーアンサを示す「０、０」である。
ＩＰＣ２２への同期信号Ｔｓｙである。 リスナ側のＩＰＣ２２からのアンサ信号であり、こ
こではノーアンサとする。このとき、データバス上のデ
ータもノーアンサを示す「０、０」である。
【００３９】 トーカ側でタイムアウトと判定すると
ポーリングを再開する。このときＩＢＣ３０からトーカ
側のＩＰＣ２１にポーリング同期信号Ｐｓｙが送出さ
れ、この信号の立ち下がりでデータバスの出力を停止さ
せる。
ポーリングを再開する。このときＩＢＣ３０からトーカ
側のＩＰＣ２１にポーリング同期信号Ｐｓｙが送出さ
れ、この信号の立ち下がりでデータバスの出力を停止さ
せる。
【００４０】このようにして、トーカ側のＩＰＣ２１で
タイムアウト検出時にデータバスのデータをＦＦ回路Ｆ
９でラッチして取り込み、障害発生箇所を識別すること
ができる。
タイムアウト検出時にデータバスのデータをＦＦ回路Ｆ
９でラッチして取り込み、障害発生箇所を識別すること
ができる。
【００４１】
【発明の効果】本発明によれば、トーカ側のＩＰＣから
バス調停装置を経由してリスナ側のＩＰＣを指定してリ
ンクを確立するとき、上位のＣＰＵの状態に関係なくＩ
ＰＣからアンサ信号を送出することにより、障害発生箇
所を識別できる。
バス調停装置を経由してリスナ側のＩＰＣを指定してリ
ンクを確立するとき、上位のＣＰＵの状態に関係なくＩ
ＰＣからアンサ信号を送出することにより、障害発生箇
所を識別できる。
【００４２】さらに、タイマの発生するタイミング信号
によりアンサ信号を時分割で送出することにより、障害
発生箇所を識別することのできるバス制御回路を実現す
ることができる。
によりアンサ信号を時分割で送出することにより、障害
発生箇所を識別することのできるバス制御回路を実現す
ることができる。
【図面の簡単な説明】
【図１】 本発明の第１の原理を説明するブロック図
【図２】 本発明の第２の原理を説明するブロック図
【図３】 本発明の実施例を説明する図
【図４】 本発明の実施例のアンサ信号の例
【図５】 本発明の実施例のタイムチャート
【図６】 本発明のその他の実施例を説明する図
【図７】 本発明のその他の実施例のタイムチャート
【図８】 従来例を説明する図
１１〜１ｎ ＣＰＵ ２１〜２ｎ ＩＰＣ ２Ａ アンサ信号送受信手段 ２Ｂ タイミング信号発生手段 ３０ ＩＢＣ Ｆ１〜Ｆ１０ ＦＦ回路 Ｏ１〜Ｏ３ ＯＲ回路 Ａ１〜Ａ３ ＡＮＤ回路 Ｃ コーダ Ｄ デコーダ Ｔ１、Ｔ２ タイマ ＴＢ１、ＴＢ２ トライステートバッファ Ｒ 抵抗
フロントページの続き (72)発明者 結城 恵子 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (3)
- 【請求項１】 複数のプロセッサ（１１〜１ｎ）と、プ
ロセッサ間通信制御装置（２１〜２ｎ）と、バス調停回
路（３０）からなり、送受信のためのリンク確立処理シ
ーケンスで送信許可を受けたトーカ側のプロセッサ間通
信制御装置（２ｉ）がリスナ側のプロセッサ間通信制御
装置（２ｊ）を指定して通信を行うシステムにおいて、 リスナ側のプロセッサ間通信制御装置（２ｊ）が動作可
能な場合には、上位の前記プロセッサ（１ｊ）の動作と
は関係なく、アンサ信号を送受信するアンサ信号送受信
手段（２Ａ）を設け、 複数の前記プロセッサ（１１〜１ｎ）が通信を開始する
ためのリンク確立処理シーケンスで送信許可を受けたト
ーカ側の前記プロセッサ間通信制御装置（２ｉ）はリス
ナ側の前記プロセッサ間通信制御装置（２ｊ）を指定
し、リスナとして指定されたリスナ側の前記プロセッサ
間通信制御装置（２ｊ）は上位の前記プロセッサ（１
ｊ）の動作とは関係なく前記アンサ信号送受信手段（２
Ａ）からリスナ側のアンサ信号を送出し、トーカ側の前
記プロセッサ間通信制御装置（２ｉ）は該アンサ信号に
より、障害箇所の識別を行うことを特徴とするバス制御
回路。 - 【請求項２】 前項記載のプロセッサ間通信制御装置
（２１〜２ｎ）に、タイミング信号を発生するタイミン
グ信号発生手段（２Ｂ）を設け、 リスナ側の前記プロセッサ間通信制御装置（２ｊ）はア
ンサ信号を前記タイミング信号発生手段（２Ｂ）の発生
するタイミング信号により時分割で送出し、トーカ側の
前記プロセッサ間通信制御装置（２ｉ）は時分割のアン
サ信号により障害発生箇所の識別を行うことを特徴とす
る請求項１記載のバス制御回路。 - 【請求項３】 前項記載のプロセッサ間通信制御装置
（２１〜２ｎ）に、詳細ステータス情報をデータバスに
送出するトライステートバッファ（ＴＢ１、ＴＢ２）を
設け、 リスナ側の前記プロセッサ間通信制御装置（２ｊ）はア
ンサ信号を前記トライステートバッファ（ＴＢ１、ＴＢ
２）を経由してデータバスに送出し、トーカ側の前記プ
ロセッサ間通信制御装置（２ｉ）はタイムアウト検出時
に、データバス上のデータを取り込むことにより障害発
生箇所の識別を行うことを特徴とする請求項１記載のバ
ス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4272123A JPH06124248A (ja) | 1992-10-12 | 1992-10-12 | バス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4272123A JPH06124248A (ja) | 1992-10-12 | 1992-10-12 | バス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06124248A true JPH06124248A (ja) | 1994-05-06 |
Family
ID=17509415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4272123A Withdrawn JPH06124248A (ja) | 1992-10-12 | 1992-10-12 | バス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06124248A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2012101759A1 (ja) * | 2011-01-25 | 2014-06-30 | 富士通株式会社 | プロセッサ処理方法、およびプロセッサシステム |
-
1992
- 1992-10-12 JP JP4272123A patent/JPH06124248A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2012101759A1 (ja) * | 2011-01-25 | 2014-06-30 | 富士通株式会社 | プロセッサ処理方法、およびプロセッサシステム |
| JP5704176B2 (ja) * | 2011-01-25 | 2015-04-22 | 富士通株式会社 | プロセッサ処理方法、およびプロセッサシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |