JP2002278924A - データの転送制御システム，転送制御方法およびそのプログラム - Google Patents

データの転送制御システム，転送制御方法およびそのプログラム

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JP2002278924A
JP2002278924A JP2001078509A JP2001078509A JP2002278924A JP 2002278924 A JP2002278924 A JP 2002278924A JP 2001078509 A JP2001078509 A JP 2001078509A JP 2001078509 A JP2001078509 A JP 2001078509A JP 2002278924 A JP2002278924 A JP 2002278924A
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Masashi Hiratsuka
真史 平塚
Minero Fujii
峰郎 藤井
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Oki Micro Design Co Ltd
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Oki Electric Industry Co Ltd
Oki Micro Design Co Ltd
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4009—Coupling between buses with data restructuring
    • G06F13/4018—Coupling between buses with data restructuring with data-width conversion

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Abstract

(57)【要約】 【課題】 任意のデータ幅を有するデータに含まれる有
効データを，連続性を維持した状態で出力することが可
能なデータの転送制御システム，転送制御方法およびそ
のプログラムを提供する。 【解決手段】 入力側バス幅ｎに対し，（２ｎ―１）幅
のデータレジスタ１０４と，有効データ線を切り替える
入力側バイトレーンセレクタ１０２および出力側バイト
レーンセレクタ１０６とを備え，出力側データ幅に満た
ないデータが入力された場合，データレジスタ１０４に
保持しておき，データ量が，出力側データ幅以上となっ
た場合に，有効データ線を指定して出力し，データバッ
ファ１１０に書き込む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はデータの転送制御シ
ステム，転送制御方法およびそのプログラムにかかり，
特にデータ中に有効データと無効データが混在する場合
の有効データの連続性を実現する為のデータ転送制御に
関する。
【０００２】
【従来の技術】従来，任意の幅を持つデータバスからデ
ータを受信する場合，例えばバイトイネーブル信号の様
に有効データバス幅を示す信号により有効データのみ受
信する方法がある。
【０００３】しかし，受信側装置の構成により有効デー
タバス幅を示す信号を使用せずにデータを受信する場
合，無効データも受信してしまう。受信側装置が実動作
に必要な部分は有効データのみであり，無効データは不
要である。
【０００４】図１３は，従来のデータの加工および格納
状態を示す図である。図１３に示すように，従来は，入
力データ２０，２２，２４，２６，２８および３０か
ら，ソフトウエアによって例えばデータ２２の“Ｘ“，
あるいはデータ４６の“―“といった不要データを取り
除いて加工し，出力データ４０，４２，４４，４６，４
８および５０として，実動作に必要な有効データのみの
連続性を確保していた。
【０００５】
【発明が解決しようとする課題】上記のように，任意の
幅をもつデータバスを介して接続される受信側装置が有
効データバス幅を示す信号を利用するなど有効データの
みを受信する（無効データは受信しない）構成ではない
場合，受信したデータ中に実動作上不要な無効データが
存在する為，ソフトウエアによる加工を行わないとデー
タの連続性を維持できなくなるという問題点があった。
【０００６】本発明は，従来のデータの転送制御システ
ム，転送制御方法およびそのプログラムが有する上記問
題点に鑑みてなされたものであり，本発明の目的は，任
意のデータ幅を有するデータに含まれる有効データを，
有効データバス幅を示す信号等を利用する構成，および
ソフトウエアによる加工を用いることをせずに連続性を
維持した状態で出力することが可能な，新規かつ改良さ
れたデータの転送制御システム，転送制御方法およびそ
のプログラムを提供することである。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め，本発明によれば，入力側バス幅ｎに対し，（２ｎ―
１）幅のデータレジスタと，入力側および出力側に有効
データ線を切り替えるセレクタとを有し，出力側データ
幅に満たないデータが入力された場合，（２ｎ−１）幅
のデータレジスタに保持しておき，データ量が，出力側
データ幅以上となった場合に，有効データ線を指定して
出力することを特徴とするデータの転送制御システム，
転送制御方法およびそのプログラムが提供される。
【０００８】入力側バス幅ｎに対し，（２ｎ―１）幅の
データレジスタと，入力側に有効データ線を切り替える
セレクタと，出力側にシフトレジスタとを有し，出力側
データ幅に満たないデータが入力された場合，シフトレ
ジスタの先頭データ線より順番にデータを保持してお
き，データ量が出力側データ幅以上となったタイミング
で，シフトレジスタの先頭データ線よりデータを出力す
ることを特徴とするデータの転送制御システム，転送制
御方法およびそのプログラムが提供される。
【０００９】また，入力側バス幅nに対し（ｎ―１）幅
のデータレジスタと，データレジスタの入力側および出
力側に有効データ線を切り替えるセレクタとを有し，出
力側セレクタには入力データを直接入力することによ
り，出力側データ幅に満たないデータが入力された場
合，（ｎ―１）幅のデータレジスタに保持しておき，次
のサイクルでデータレジスタからの直前のデータと直接
入力される入力データとを有効データ線を指定して出力
することを特徴とするデータの転送制御システム，転送
制御方法およびそのプログラムが提供される。
【００１０】入力側バス幅nに対し（ｎ／ｍ）幅のリン
グＲＡＭと，リングＲＡＭの入力側に有効データ線切り
替えとを有し，リングＲＡＭのライトおよびリードポイ
ントを管理することにより出力側データ幅に満たないデ
ータが入力された場合，リングＲＡＭに保持しておき，
次のサイクルのデータと直前のデータとを有効データ線
を指定して出力することを特徴とするデータの転送制御
システム，転送制御方法およびそのプログラムが提供さ
れる。
【００１１】かかる構成によれば，任意のデータ幅を有
するデータに含まれる有効データを，ソフトウエアによ
る加工を必要とすることなく，連続性を維持した状態で
出力することができる。
【００１２】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかるデータの転送制御システム，転送制御方
法およびそのプログラムの好適な実施の形態について詳
細に説明する。なお，本明細書及び図面において，実質
的に同一の機能構成を有する構成要素については，同一
の符号を付することにより重複説明を省略する。
【００１３】（第１の実施の形態）図１は，第１の実施
の形態にかかるデータ整列コントロール部ブロックを示
す図，図２は，データバス幅４バイトを例とした場合
の，第１の実施の形態にかかるデータの加工および格納
状態を示す図である。また，図３は，データ整列のタイ
ミングを示す図である。
【００１４】図１に示すように，データ整列コントロー
ル部１００は，入力側バイトレーンセレクタ１０２，デ
ータレジスタ１０４，出力側バイトレーンセレクタ１０
６および，データスルーコントロール／バイトレーンコ
ントロール１０８を有し，データバッファ１１０と接続
されている。
【００１５】入力側バイトレーンセレクタ１０２は，出
力バイトレーンセレクト信号により入力側４バイトレー
ンを出力側７バイトレーン中どのレーンに出力するかを
切替える。データレジスタ１０４は，データスルーイネ
ーブル信号により，現在のサイクルのデータをスルーで
出力せず直前のサイクルでのデータの残りバイトレーン
のデータを出力するか，または，現在のサイクルのデー
タをスルーで出力し，かつ，ラッチする。
【００１６】出力側バイトレーンセレクタ１０６は，入
力バイトレーンセレクト信号により入力側７バイトレー
ン中どのレーンを出力側４バイトレーンに出力するかを
切替える。
【００１７】データスルーコントロール／バイトレーン
コントロール１０８は，以下の機能を持つ。 ・直前のバイトイネーブル信号数より現在の出力バイト
レーンセレクト信号を生成する。 ・直前のサイクルでの残りバイト数と現在のバイトイネ
ーブル信号数よりバッファライト信号を生成する。 ・データバッファライト信号の有効または無効状態より
次のサイクルに対する入力バイトレーンセレクト信号を
生成する。 ・直前のライトでの残りバイト数，現在のバイトイネー
ブル信号数，およびバッファライト信号の有効および無
効状態よりデータスルーイネーブル信号を生成する。
【００１８】次に，図２の入力側データ１２０，１２
２，…，１３０の順番で４バイト幅のデータがデータ整
列コントロール部１００へ入力される場合の動作例を以
下に説明する。
【００１９】入力側バイトレーンセレクタ１０２は，出
力バイトレーンセレクト信号の初期値Ｂ０，Ｂ１，Ｂ２
およびＢ３に従い，入力側データ４バイトを出力側Ｂ
０，Ｂ１，Ｂ２およびＢ３レーンに有効データとして出
力する（図３のデータＲｅｇ．入力データの括弧を付し
たデータ）。
【００２０】データレジスタ１０４は，データスルーイ
ネーブル信号の初期値Ｂ０，Ｂ１，…，Ｂ７に従い，入
力側データ７バイトを出力側へスルーで出力し，かつ，
ラッチする（図３のデータＲｅｇ．出力データ）。
【００２１】出力側バイトレーンセレクタ１０６は，入
力バイトレーンセレクト信号の初期値Ｂ０，Ｂ１，Ｂ２
およびＢ３に従い，入力側データ７バイト中Ｂ０，Ｂ
１，Ｂ２およびＢ３レーンを有効データとして出力側に
出力する（図３のデータＲｅｇ．出力データの括弧を付
したデータ）。
【００２２】バッファライト信号は，直前の残りバイト
数とバイトイネーブル信号数の和により，和が４以上の
場合出力し，４以下の場合出力しない。残りバイト数の
初期値が０，バイトイネーブル数が４である為，バッフ
ァライト信号を出力する。以上により先頭サイクルのデ
ータがデータバッファ１１０へライトされる。
【００２３】２回目以降のサイクルでは，まず，出力バ
イトレーンセレクト信号は，直前の出力バイトレーンセ
レクト信号開始バイトレーンＢ０に対し，直前のバイト
イネーブル信号数（４）分シフトしたバイトレーンＢ４
より４バイトレーン分（Ｂ４，Ｂ５，Ｂ６およびＢ０）
をセレクト信号として出力する。従って，入力側バイト
レーンセレクタ１０２は出力側７バイト中Ｂ４，Ｂ５，
Ｂ６およびＢ０に有効データを出力する（図３のデータ
Ｒｅｇ．入力データの括弧を付したデータ）。
【００２４】データスルーイネーブル信号は，直前のサ
イクルにてバッファライト信号を出力している場合，開
始位置を４シフトする。これにより，直前開始位置は，
バイトレーンＢ０からバイトレーンＢ４となる。
【００２５】直前のサイクルにて残りバイト数がある場
合は，スルー開始位置から残りバイト数分はスルーデイ
セーブルとする。従って，スルー開始位置Ｂ４から０バ
イトレーン分を除きスルーイネーブルとする。即ち，デ
ータレジスタは，入力側データ７バイトをスルーで出力
し，かつ，ラッチする（図３のデータＲｅｇ．出力デー
タ）。
【００２６】入力バイトレーンセレクト信号は，直前の
サイクルにてバッファライト信号を出力している場合，
開始位置を４シフトする。このため，直前開始位置は，
バイトレーンＢ０からバイトレーンＢ４となる。従っ
て，出力側バイトレーンセレクタ１０６は，入力側デー
タ７バイト中Ｂ４，Ｂ５，Ｂ６およびＢ０レーンを有効
データとして出力側に出力する（図３のデータＲｅｇ．
出力データの括弧を付したデータ）。
【００２７】バッファライト信号は，上記のように直前
の残りバイト数（０）とバイトイネーブル信号数（３）
の和（３）が４以下の為，出力しない。従って，データ
バッファ１１０の入力側データバスに有効データが出力
されるが，データバッファ１１０へはライトされない。
【００２８】尚，最終データ（本実施の形態では”え，
お“）は次のサイクルが開始するまでデータバッファへ
は書き込まれない。次サイクルの有無は例えばサイクル
間にタイムアウト時間を設定し，検出することができ
る。
【００２９】以上のように，第１の実施の形態によれ
ば，例えば７バイトのデータレジスタに対し入力および
出力側に有効バイトレーンを切り替えるセレクタを使用
することにより，図２のデータバッファの内容に示すよ
うに，実データのみ連続した状態が実現可能となる。
【００３０】（第２の実施の形態）図４は，第２の実施
の形態にかかるデータ整列コントロール部ブロックを示
す図，図５は，データバス幅４バイトを例とした場合
の，第２の実施の形態にかかるデータの加工および格納
状態を示す図である。また，図６は，データ整列のタイ
ミングを示す図である。
【００３１】図４に示すように，データ整列コントロー
ル部２００は，バイトレーンセレクタ２０２，データレ
ジスタ２０４，シフトレジスタ２０６および，データス
ルーコントロール／バイトレーンコントロール／シフト
コントロール２０８を有し，データバッファ２１０と接
続されている。
【００３２】図４に示すように，バイトレーンセレクタ
２０２は，出力バイトレーンセレクト信号により入力側
４バイトレーンを出力側７バイトレーン中どのレーンに
出力するかを切替える。データレジスタ２０４は，デー
タスルーイネーブル信号により，現在のサイクルのデー
タをスルーで出力せず直前のサイクルでのデータ残りバ
イトレーンのデータを出力するか，または，現在のサイ
クルのデータをスルーで出力し，かつ，ラッチする。
【００３３】シフトレジスタ２０６は，シフトコントロ
ール信号により入力側７バイトレーン中の特定のバイト
レーンを特定数シフト後，出力側４バイトレーンに出力
する。データスルーコントロール／バイトレーンコント
ロール／シフトコントロール２０８は，以下の機能を持
つ。
【００３４】・直前の残りバイト数より現在の出力バイ
トレーンセレクト信号とデータスルーイネーブル信号を
生成する。 ・直前のサイクルでの残りバイト数と現在のバイトイネ
ーブル信号数よりバッファライト信号を生成する。 ・データバッファライト信号の有効および無効状態と直
前の残りバイト数よりシフトコントロール信号を生成す
る。
【００３５】図５に示すように，入力データ１２０，
…，１３０の順番で４バイト幅のデータがデータ整列コ
ントロール部２００へ入力される場合の動作例を以下に
説明する。
【００３６】バイトレーンセレクタ２０２は，出力バイ
トレーンセレクト信号の初期値（Ｂ０，Ｂ１，Ｂ２，Ｂ
３）に従い，入力側データ４バイトを出力側Ｂ０，Ｂ
１，Ｂ２およびＢ３レーンに有効データとして出力する
（図６のデータＲｅｇ．入力データの括弧を付したデー
タ）。
【００３７】データレジスタ２０４は，データスルーイ
ネーブル信号の初期値（Ｂ０，Ｂ１，…，Ｂ７）に従
い，入力側データ７バイトを出力側へスルーで出力し，
かつ，ラッチする（図６のデータＲｅｇ．出力デー
タ）。
【００３８】シフトレジスタ２０６は，残りバイト数の
初期値（０）に従い，シフトせずに入力側データ７バイ
ト中Ｂ０，Ｂ１，Ｂ２およびＢ３レーンを有効データと
して出力側に出力する（図６のシフトレジスタ出力デー
タ）。
【００３９】バッファライト信号は，直前の残りバイト
数とバイトイネーブル信号数の和により，和が４以上の
場合出力し，４以下の場合出力しない。残りバイト数の
初期値が０，バイトイネーブル数が４である為，バッフ
ァライト信号を出力する。以上の動作により先頭サイク
ルのデータがデータバッファ２１０へライトされる。
【００４０】２回目以降のサイクルでは，まず出力バイ
トレーンセレクト信号は，直前の出力バイトレーンセレ
クト信号開始バイトレーンＢ０に対し，直前の残りバイ
ト数（０）分シフトしたバイトレーンＢ０より４バイト
レーン分（Ｂ０，Ｂ１，Ｂ２およびＢ３）をセレクト信
号として出力する。従って，バイトレーンセレクタ２０
２は出力側７バイト中４バイトレーンＢ０，Ｂ１，Ｂ２
およびＢ３に有効データを出力する（図６のデータＲｅ
ｇ．入力データの括弧を付したデータ）。
【００４１】データスルーイネーブル信号は，バイトレ
ーンＢ０から直前の残りバイト数（０）分を除きスルー
イネーブルとする。即ち，データレジスタ２０４は，入
力側データ７バイトをスルーで出力し，かつ，ラッチす
る（図６のデータＲｅｇ．出力データ）。
【００４２】シフトコントロール信号は，直前のサイク
ルにてバッファライト信号を出力していて，かつ，残り
バイト数がある場合，４シフトする（Ｂ４はＢ０へ，Ｂ
５はＢ１へ，Ｂ６はＢ２へ）。バッファライト信号を出
力していない，または，残りバイト数がない場合はシフ
トしない。従って，シフトレジスタ２０３は，入力側デ
ータ７バイト中バイトレーンＢ０，Ｂ１，Ｂ２およびＢ
３をシフトする事なく有効データとして出力側に出力す
る（図６のシフトレジスタ出力データ）。
【００４３】バッファライト信号は，上記のように直前
の残りバイト数（０）とバイトイネーブル信号数（３）
の和（３）が４以下の為，出力しない。従って，データ
バッファ２１０の入力側データバスに有効データが出力
されるが，データバッファ２１０へはライトされない。
引き続き上記２回目以降のサイクルの動作を繰り返す。
【００４４】尚，最終データ（本実施例では“え，
お”）は次のサイクルが開始するまでデータバッファへ
は書き込まれない。次サイクルの有無は例えばサイクル
間にタイムアウト時間を設定し，検出する事が出来る。
【００４５】以上のように，第２の実施の形態によれ
ば，７バイトのデータレジスタに対し入力側に有効バイ
トレーンを切り替えるセレクタ２０２と出力側に有効バ
イトを４バイトレーンにシフトするシフトレジスタ２０
６を使用することにより，図５のデータバッファの内容
に示すように，実データのみ連続した状態が実現可能と
なる。
【００４６】（第３の実施の形態）図７は，第３の実施
の形態にかかるデータ整列コントロール部ブロックを示
す図，図８は，データバス幅４バイトを例とした場合
の，第３の実施の形態にかかるデータの加工および格納
状態を示す図である。また，図９は，データ整列のタイ
ミングを示す図である。
【００４７】図７に示すように，データ整列コントロー
ル部３００は，入力側バイトレーンセレクタ３０２，デ
ータレジスタ３０４，出力側バイトレーンセレクタ３０
６および，バイトレーンコントロール３０８を有し，デ
ータバッファ３１０と接続されている。
【００４８】入力側バイトレーンセレクタ３０２は，出
力バイトレーンセレクト信号により入力側４バイトレー
ン中のどのバイトレーンを出力側３バイトレーンに出力
するかを切替える。データレジスタ３０４は，ライト信
号により現在のサイクルのデータをラッチし，次のサイ
クルのデータを出力する。
【００４９】出力側バイトレーンセレクタ３０６は，入
力バイトレーンセレクト信号により入力側７バイトレー
ン中どのレーンを出力側４バイトレーンに出力するかを
切替える。バイトレーンコントロール３０８は，以下の
機能を持つ。
【００５０】・直前の残りバイト数とバイトイネーブル
信号数より出力バイトレーンセレクト信号とバッファラ
イト信号を生成する。 ・データバッファライト信号の有効または無効状態より
次のサイクルに対する入力バイトレーンセレクト信号を
生成する。 ・直前のライトでの残りバイト数と現在のバイトイネー
ブル信号数とデータバッファライト信号の有効または無
効状態より入力バイトレーン信号を生成する。
【００５１】図８に示すように，入力データ１２０，
…，１３０の順番で４バイト幅のデータがデータ整列コ
ントロール部３００へ入力される場合の動作例を以下に
説明する。
【００５２】入力側バイトレーンセレクタ３０２は，出
力バイトレーンセレクト信号の初期値（Ｂ０，Ｂ１およ
びＢ２）に従い，入力側データ４バイト中Ｂ０，Ｂ１お
よびＢ２を出力側バイトレーンに有効データとして出力
する。
【００５３】データレジスタ３０４は，ライト信号に従
い，入力側データ３バイトをラッチし，次のサイクルで
出力側へ出力する（図９のデータＲｅｇ．出力デー
タ）。
【００５４】出力側バイトレーンセレクタ３０６は，入
力バイトレーンセレクト信号の初期値（Ｂ０，Ｂ１，Ｂ
２およびＢ３）に従い，入力側データ７バイト中Ｂ０，
Ｂ１，Ｂ２およびＢ３レーンを有効データとして出力側
に出力する。
【００５５】バッファライト信号は，直前の残りバイト
数とバイトイネーブル信号数の和により，和が４以上の
場合出力し，４以下の場合出力しない。残りバイト数の
初期値が０，バイトイネーブル数が４である為，バッフ
ァライト信号を出力する。以上の動作により先頭サイク
ルのデータがデータバッファ３１０へライトされる。
【００５６】２回目以降のサイクルでは，まず，出力バ
イトレーンセレクト信号は，直前の出力バイトレーンセ
レクト信号開始バイトレーン（Ｂ０）に対し，４から直
前の残りバイト数（０）分引いた位置から開始する。バ
イトレーン数は，４から直前の残りバイト数（０）とバ
イトイネーブル信号数（３）分引いた値とする。従っ
て，入力側バイトレーンセレクタ３０２は入力側４バイ
ト中Ｂ０，Ｂ１およびＢ２を出力側に出力する。
【００５７】データレジスタ３０４は，直前のライト信
号にてラッチしたデータを出力する（図９のデータＲｅ
ｇ．出力データ）。入力バイトレーンセレクト信号は，
直前の残りバイト数（０）分データレジスタからの入力
を選択し，４から直前の残りバイト数（０）分引いたバ
イト数，外部からの直接入力データを選択する。（図９
のバイトレーンセレクト入力）。
【００５８】バッファライト信号は，上記のように直前
の残りバイト数（０）とバイトイネーブル信号数（３）
の和（３）が４以下の為，出力しない。従って，データ
バッファ３１０の入力側データバスに有効データが出力
されるが，データバッファ３１０へはライトされない。
さらに，２回目以降のサイクルの動作を繰り返す。
【００５９】尚，最終データ（本実施例では”え，
お”）は次のサイクルが開始するまでデータバッファへ
は書き込まれない。次サイクルの有無は例えばサイクル
間にタイムアウト時間を設定し，検出することができ
る。
【００６０】以上のように，第３の実施の形態によれ
ば，３バイトのデータレジスタに対し入力側および出力
側に有効バイトレーンを切り替えるセレクタを使用する
ことにより，図８のデータバッファ３１０の内容に示す
様に実データのみ連続した状態が実現可能となる。
【００６１】（第４の実施の形態）図１０は，第４の実
施の形態にかかるデータ整列コントロール部ブロックを
示す図，図１１は，データバス幅４バイトを例とした場
合の，第４の実施の形態にかかるデータの加工および格
納状態を示す図である。また，図１２は，データ整列の
タイミングを示す図である。
【００６２】図１０に示すように，データ整列コントロ
ール部４００は，バイトレーン切り替え４０２，リング
ＲＡＭ４０４および，ライトリードポイントコントロー
ル／バイトレーンコントロール４０６を有し，データバ
ッファ４１０と接続されている。
【００６３】入力側バイトレーン切り替え４０２は，出
力バイトレーン切り替え信号により入力側４バイトレー
ンを出力側４バイトレーンのどのレーンに出力するかを
切り替える。
【００６４】リングＲＡＭ４０４は，リードポイント信
号で指定されるラインよりデータを出力する。また，ラ
イト信号によりライトポイント信号で指定されるポイン
トへデータをラッチする。ライトリードポイントコント
ロール／バイトレーンコントロール４０６は，以下の機
能を持つ。
【００６５】直前の残りバイト数と，バイトイネーブル
信号数により，バッファライト信号とリードポイント信
号を生成する。直前のライトポイントとバイトイネーブ
ル信号数によりライトポイント信号を生成する。
【００６６】図１１に示すように入力データ１２０，
…，１３０の順番で４バイト幅のデータがデータ整列コ
ントロール部４００へ入力される場合の動作例を以下に
説明する。
【００６７】入力側バイトレーン切り替え４０２は，出
力バイトレーン切り替え信号の初期値（Ｂ０）に従い，
入力側データ４バイトレーンＢ０，Ｂ１，Ｂ２およびＢ
３を出力側４バイトレーンＢ０，Ｂ１，Ｂ２およびＢ３
に有効データとして出力する（図１２のリングＲＡＭ入
力データ）。
【００６８】リングＲＡＭ４０２は，ライトポイント信
号の初期値（先頭ラインのＢ０レーン）に従い，入力側
データ４バイトをラッチし，リードポイント信号の初期
値（先頭ライン）に従い，出力側へ出力する（図１２の
リングＲＡＭ出力データ）。
【００６９】ライトリードポイントコントロール／バイ
トレーンコントロール４０６は，直前の残りバイト数と
バイトイネーブル数の和が４以上の場合バッファライト
信号を出力し，リードポイントを次ラインへ変更する。
４以下の場合バッファライト信号を出力せず，リードポ
イントも変更しない。
【００７０】また，ライトポイント信号はバイトイネー
ブル信号数分シフトする。リードポイントは，残りバイ
ト数の初期値が０，バイトイネーブル数が４である為，
次ラインへ変更し，バッファライト信号を出力する。以
上の動作により先頭サイクルのデータが，データバッフ
ァ４１０へライトされる。
【００７１】２回目以降のサイクルでは，まず，出力バ
イトレーン切り替え信号は，直前の出力バイトレーン切
り替え信号開始バイトレーン（Ｂ０）に対し，直前の残
りバイトイネーブル数（４）シフトした位置から開始す
る。従って，入力側バイトレーン切り替え４０２は，入
力側データ４バイトレーンＢ０，Ｂ１，Ｂ２およびＢ３
を出力側４バイトレーンＢ０，Ｂ１，Ｂ２およびＢ３に
出力する。
【００７２】リードポイント信号は，直前の残りバイト
数（０）でバイトイネーブル数が３のため，変更せず，
バッファライト信号も出力しない。ライトポイント信号
は，バイトイネーブル信号の数分（３）３シフトする。
上記２回目以降のサイクルの動作を繰り返す。
【００７３】なお，最終データ（本実施の形態において
は“え，お“）は，次のサイクルが開始するまでデータ
バッファへは書き込まれない。次サイクルの有無は，例
えばサイクル間にタイムアウト時間を設定し，検出する
ことができる。
【００７４】以上のように，第４の実施の形態によれ
ば，８ビット幅のＲＡＭを４個と入力側に有効バイトレ
ーン切り替えを使用することにより，図１１のデータバ
ッファの内容に示す様に実データのみ連続した状態が実
現可能となる。
【００７５】以上，添付図面を参照しながら本発明にか
かるデータの転送制御システム，転送制御方法およびそ
のプログラムの好適な実施形態について説明したが，本
発明はかかる例に限定されない。当業者であれば，特許
請求の範囲に記載された技術的思想の範疇内において各
種の変更例または修正例に想到し得ることは明らかであ
り，それらについても当然に本発明の技術的範囲に属す
るものと了解される。
【００７６】
【発明の効果】以上説明したように，本発明によれば，
任意のデータ幅を有するデータに含まれる有効データ
を，有効データバス幅を示す信号等を利用する構成，お
よびソフトウエアによる加工を用いることをせずに連続
性を維持した状態で出力することが可能なデータの転送
制御システム，転送制御方法およびそのプログラムが提
供できる。
【図面の簡単な説明】
【図１】第１の実施の形態にかかるデータ整列コントロ
ール部ブロックを示す図である。
【図２】データバス幅４バイトを例とした場合の，第１
の実施の形態にかかるデータの加工および格納状態を示
す図である。
【図３】第１の実施の形態にかかるデータ整列のタイミ
ングを示す図である。
【図４】第２の実施の形態にかかるデータ整列コントロ
ール部ブロックを示す図である。
【図５】データバス幅４バイトを例とした場合の，第２
の実施の形態にかかるデータの加工および格納状態を示
す図である。
【図６】第２の実施の形態にかかるデータ整列のタイミ
ングを示す図である。
【図７】第３の実施の形態にかかるデータ整列コントロ
ール部ブロックを示す図である。
【図８】データバス幅４バイトを例とした場合の，第３
の実施の形態にかかるデータの加工および格納状態を示
す図である。
【図９】第３の実施の形態にかかるデータ整列のタイミ
ングを示す図である。
【図１０】第４の実施の形態にかかるデータ整列コント
ロール部ブロックを示す図である。
【図１１】データバス幅４バイトを例とした場合の，第
４の実施の形態にかかるデータの加工および格納状態を
示す図である。
【図１２】第４の実施の形態にかかるデータ整列のタイ
ミングを示す図である。
【図１３】従来のデータの加工および格納状態を示す図
である。
【符号の説明】
１００ データ整列コントロール部 １０２ 入力部バイトレーンセレクタ １０４ データレジスタ １０６ 出力側バイトレーンセレクタ １０８ データスルーコントロール／バイトレーンコン
トロール １１０ データバッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤井 峰郎 宮崎県宮崎郡清武町大字木原7083番地 株 式会社沖マイクロデザイン内 Ｆターム(参考） 5B077 AA15 AA23 DD04 DD05 NN08 5K034 AA05 FF12 HH24 HH25 MM11

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 入力側バス幅ｎに対し，（２ｎ―１）幅
    のデータレジスタと，前記入力側および出力側に有効デ
    ータ線を切り替えるセレクタとを有し，前記出力側デー
    タ幅に満たないデータが入力された場合，前記（２ｎ−
    １）幅のデータレジスタに保持しておき，データ量が，
    前記出力側データ幅以上となった場合に，有効データ線
    を指定して出力することを特徴とするデータの転送制御
    システム。
  2. 【請求項２】 入力側バス幅ｎに対し，（２ｎ―１）幅
    のデータレジスタと，前記入力側に有効データ線を切り
    替えるセレクタと，出力側にシフトレジスタとを有し，
    出力側データ幅に満たないデータが入力された場合，前
    記シフトレジスタの先頭データ線より順番にデータを保
    持しておき，データ量が前記出力側データ幅以上となっ
    たタイミングで，前記シフトレジスタの先頭データ線よ
    りデータを出力することを特徴とするデータの転送制御
    システム。
  3. 【請求項３】 入力側バス幅nに対し（ｎ―１）幅のデ
    ータレジスタと，前記データレジスタの入力側および出
    力側に有効データ線を切り替えるセレクタとを有し，前
    記出力側セレクタには入力データを直接入力することに
    より，出力側データ幅に満たないデータが入力された場
    合，前記（ｎ―１）幅のデータレジスタに保持してお
    き，次のサイクルで前記データレジスタからの直前のデ
    ータと直接入力される入力データとを有効データ線を指
    定して出力することを特徴とするデータの転送制御シス
    テム。
  4. 【請求項４】 入力側バス幅nに対し（ｎ／ｍ）幅のリ
    ングＲＡＭと，前記リングＲＡＭの入力側に有効データ
    線切り替えとを有し，前記リングＲＡＭの書き込み（以
    下ライトとする）および読み出し（以下リードとする）
    ポイントを管理することにより出力側データ幅に満たな
    いデータが入力された場合，前記リングＲＡＭに保持し
    ておき，次のサイクルのデータと直前のデータとを有効
    データ線を指定して出力することを特徴とするデータの
    転送制御システム。
  5. 【請求項５】 入力側バス幅ｎに対し，（２ｎ―１）幅
    のデータレジスタと，前記入力側および出力側に有効デ
    ータ線を切り替えるセレクタとを有するデータの転送制
    御システムにおいて，出力側データ幅に満たないデータ
    が入力された場合，前記（２ｎ−１）幅のデータレジス
    タに保持しておき，データ量が，前記出力側データ幅以
    上となった場合に，有効データ線を指定して出力するこ
    とを特徴とするデータの転送制御方法。
  6. 【請求項６】 入力側バス幅ｎに対し，（２ｎ―１）幅
    のデータレジスタと，前記入力側に有効データ線を切り
    替えるセレクタと，出力側にシフトレジスタとを有する
    データの転送制御システムにおいて，前記出力側データ
    幅に満たないデータが入力された場合，前記シフトレジ
    スタの先頭データ線より順番にデータを保持しておき，
    データ量が前記出力側データ幅以上となったタイミング
    で，前記シフトレジスタの先頭データ線よりデータを出
    力することを特徴とするデータの転送制御方法。
  7. 【請求項７】 入力側バス幅nに対し（ｎ―１）幅のデ
    ータレジスタと，前記データレジスタの入力側および出
    力側に有効データ線を切り替えるセレクタとを有するデ
    ータの転送制御システムにおいて，前記出力側セレクタ
    には入力データを直接入力することにより，出力側デー
    タ幅に満たないデータが入力された場合，前記（ｎ―
    １）幅のデータレジスタに保持しておき，次のサイクル
    で前記データレジスタからの直前のデータと直接入力さ
    れる入力データとを有効データ線を指定して出力するこ
    とを特徴とするデータの転送制御方法。
  8. 【請求項８】 入力側バス幅nに対し（ｎ／ｍ）幅のリ
    ングＲＡＭと，前記リングＲＡＭの入力側に有効データ
    線切り替えとを有するデータの転送制御システムにおい
    て，前記リングＲＡＭのライトおよびリードポイントを
    管理することにより出力側データ幅に満たないデータが
    入力された場合，前記リングＲＡＭに保持しておき，次
    のサイクルのデータと直前のデータとを有効データ線を
    指定して出力することを特徴とするデータの転送制御方
    法。
  9. 【請求項９】 入力側バス幅ｎに対し，（２ｎ―１）幅
    のデータレジスタと，前記入力側および出力側に有効デ
    ータ線を切り替えるセレクタとを有するデータの転送制
    御システムにおいて，出力側データ幅に満たないデータ
    が入力された場合，前記（２ｎ−１）幅のデータレジス
    タに保持させ，データ量が，前記出力側データ幅以上と
    なった場合に，有効データ線を指定して出力させるため
    のデータの転送制御用プログラム。
  10. 【請求項１０】 入力側バス幅に対し，（２ｎ―１）幅
    のデータレジスタと，前記入力側に有効データ線を切り
    替えるセレクタと，出力側にシフトレジスタとを有する
    データの転送制御システムにおいて，出力側データ幅に
    満たないデータが入力された場合，前記シフトレジスタ
    の先頭データ線より順番にデータを保持させ，データ量
    が前記出力側データ幅以上となったタイミングで，前記
    シフトレジスタの先頭データ線よりデータを出力させる
    ためのデータの転送制御用プログラム。
  11. 【請求項１１】 入力側バス幅nに対し（ｎ―１）幅の
    データレジスタと，前記データレジスタの入力側および
    出力側に有効データ線を切り替えるセレクタとを有する
    データの転送制御システムにおいて，前記出力側セレク
    タには入力データを直接入力することにより，出力側デ
    ータ幅に満たないデータが入力された場合，前記（ｎ―
    １）幅のデータレジスタに保持させ，次のサイクルで前
    記データレジスタからの直前のデータと直接入力される
    入力データとを有効データ線を指定して出力させるため
    のデータの転送制御用プログラム。
  12. 【請求項１２】 入力側バス幅nに対し（ｎ／ｍ）幅の
    リングＲＡＭと，前記リングＲＡＭの入力側に有効デー
    タ線切り替えとを有するデータの転送制御システムにお
    いて，前記リングＲＡＭのライトおよびリードポイント
    を管理することにより出力側データ幅に満たないデータ
    が入力された場合，前記リングＲＡＭに保持させ，次の
    サイクルのデータと直前のデータとを有効データ線を指
    定して出力させるためのデータの転送制御用プログラ
    ム。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007529828A (ja) * 2004-03-18 2007-10-25 マイクロン テクノロジー，インコーポレイテッド メモリハブ付きメモリモジュールでデータ転送を編成するためのシステムおよび方法
JP2012238158A (ja) * 2011-05-11 2012-12-06 Canon Inc データ転送装置及びデータ転送方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040044508A1 (en) * 2002-08-29 2004-03-04 Hoffman Robert R. Method for generating commands for testing hardware device models
US7779212B2 (en) * 2003-10-17 2010-08-17 Micron Technology, Inc. Method and apparatus for sending data from multiple sources over a communications bus
JP4743456B2 (ja) * 2009-07-01 2011-08-10 テクトロニクス・インターナショナル・セールス・ゲーエムベーハー データ生成装置
US9870318B2 (en) * 2014-07-23 2018-01-16 Advanced Micro Devices, Inc. Technique to improve performance of memory copies and stores
US11940939B2 (en) * 2022-03-07 2024-03-26 Qualcomm Incorporated Encoding byte information on a data bus with separate code

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0561814A (ja) * 1991-09-05 1993-03-12 Nec Corp 並び替え機能付きデータ転送装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5682605A (en) * 1994-11-14 1997-10-28 989008 Ontario Inc. Wireless communication system
US5926120A (en) * 1996-03-28 1999-07-20 National Semiconductor Corporation Multi-channel parallel to serial and serial to parallel conversion using a RAM array
US6363054B1 (en) * 1997-10-06 2002-03-26 Fujitsu Limited Device for outputting communication-line data to terminal
JP2000270328A (ja) * 1999-03-17 2000-09-29 Mitsubishi Electric Corp 動きベクトル検出装置
JP3274668B2 (ja) * 1999-10-18 2002-04-15 松下電器産業株式会社 演算処理装置及び演算処理方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0561814A (ja) * 1991-09-05 1993-03-12 Nec Corp 並び替え機能付きデータ転送装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007529828A (ja) * 2004-03-18 2007-10-25 マイクロン テクノロジー，インコーポレイテッド メモリハブ付きメモリモジュールでデータ転送を編成するためのシステムおよび方法
JP2012238158A (ja) * 2011-05-11 2012-12-06 Canon Inc データ転送装置及びデータ転送方法

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