JPH04336359A - Ｄｍａ制御回路 - Google Patents
Ｄｍａ制御回路Info
- Publication number
- JPH04336359A JPH04336359A JP10629791A JP10629791A JPH04336359A JP H04336359 A JPH04336359 A JP H04336359A JP 10629791 A JP10629791 A JP 10629791A JP 10629791 A JP10629791 A JP 10629791A JP H04336359 A JPH04336359 A JP H04336359A
- Authority
- JP
- Japan
- Prior art keywords
- data
- control circuit
- input data
- transfer
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003044 adaptive effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、入力機器とメモリ間の
データ転送を制御するＤＭＡ制御回路に関し、特に入力
データのバス幅とメモリのバス幅が異なっていて、しか
も入力データ間隔が不定期な場合のＤＭＡ制御回路に関
する。
データ転送を制御するＤＭＡ制御回路に関し、特に入力
データのバス幅とメモリのバス幅が異なっていて、しか
も入力データ間隔が不定期な場合のＤＭＡ制御回路に関
する。
【０００２】
【従来の技術】従来、この種のＤＡＭ制御回路は入力デ
ータのバス幅のままメモリのバス幅の一部のみを使用し
て入力データをメモリに転送していた。または、ＤＭＡ
制御回路を使用せず入力データが入力されるたびにプロ
セッサに割り込みをかけプロセッサが入力データを引き
取る方式も採られていた。
ータのバス幅のままメモリのバス幅の一部のみを使用し
て入力データをメモリに転送していた。または、ＤＭＡ
制御回路を使用せず入力データが入力されるたびにプロ
セッサに割り込みをかけプロセッサが入力データを引き
取る方式も採られていた。
【０００３】
【発明が解決しようとする課題】上述した従来のＤＭＡ
制御回路による入力データのメモリへの転送は、入力デ
ータのバス幅のままでメモリへ転送されるため入力デー
タのバス幅よりメモリのバス幅が広い場合、メモリのバ
ス幅を最大限に利用できないためメモリバス占有率が増
加するという欠点がある。また、プロセッサへの割り込
みによりプロセッサが入力データを引き取る方式はプロ
セッサへの負荷が増大し他の処理が遅くなるという欠点
がある。
制御回路による入力データのメモリへの転送は、入力デ
ータのバス幅のままでメモリへ転送されるため入力デー
タのバス幅よりメモリのバス幅が広い場合、メモリのバ
ス幅を最大限に利用できないためメモリバス占有率が増
加するという欠点がある。また、プロセッサへの割り込
みによりプロセッサが入力データを引き取る方式はプロ
セッサへの負荷が増大し他の処理が遅くなるという欠点
がある。
【０００４】
【課題を解決するための手段】本発明は、入力機器とメ
モリ間のデータ転送を制御するＤＭＡ制御回路において
、逐次に入力してラッチする１または複数の入力データ
を並列にメモリへ転送するデータ幅変換回路と、前記デ
ータ幅変換回路からのデータの転送先のメモリアドレス
を生成するアドレス生成回路と、このアドレス生成回路
にセットされている転送先のメモリアドレスに応じて転
送遅延許容時間内に入力した１または複数の入力データ
を前記データ幅変換回路に重複してラッチさせデータ幅
変換回路からメモリへ転送したデータの幅に応じて前記
アドレス生成回路の転送先アドレスをインクレメントす
る入力データ制御回路とを有している。
モリ間のデータ転送を制御するＤＭＡ制御回路において
、逐次に入力してラッチする１または複数の入力データ
を並列にメモリへ転送するデータ幅変換回路と、前記デ
ータ幅変換回路からのデータの転送先のメモリアドレス
を生成するアドレス生成回路と、このアドレス生成回路
にセットされている転送先のメモリアドレスに応じて転
送遅延許容時間内に入力した１または複数の入力データ
を前記データ幅変換回路に重複してラッチさせデータ幅
変換回路からメモリへ転送したデータの幅に応じて前記
アドレス生成回路の転送先アドレスをインクレメントす
る入力データ制御回路とを有している。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例のブロック図であ
る。図１において１は入力データ制御回路、２はデータ
幅変換回路、３はアドレス生成回路、４はメモリバス制
御回路をそれぞれ表している。なお、本実施例では入力
データｃのデータ幅は８ビット（バイト）、メモリへ転
送するための出力データｊのデータ幅は３２ビット（ロ
ングワード）であり、メモリへはバイト、ワード（１６
ビット）、ロングワードのいずれかのデータ幅で転送す
ることができる。
る。図１において１は入力データ制御回路、２はデータ
幅変換回路、３はアドレス生成回路、４はメモリバス制
御回路をそれぞれ表している。なお、本実施例では入力
データｃのデータ幅は８ビット（バイト）、メモリへ転
送するための出力データｊのデータ幅は３２ビット（ロ
ングワード）であり、メモリへはバイト、ワード（１６
ビット）、ロングワードのいずれかのデータ幅で転送す
ることができる。
【０００７】入力データ制御回路１で実行される制御フ
ローを図２〜図４に示しており、これらを図１の説明の
中で逐次参照していく。
ローを図２〜図４に示しており、これらを図１の説明の
中で逐次参照していく。
【０００８】図１において、入力データｃを出力データ
ｊを経てメモリにＤＭＡ転送するには、まずプリセット
アドレス信号ａを用いて転送先の先頭アドレスをアドレ
ス生成回路３に設定する。次に、プリセット転送バイト
数信号ｂ０をメモリバス制御回路４に設定する。さらに
、入力データｃの転送遅延許可時間信号ｂ１を入力デー
タ制御回路１に設定する。以上の設定が終了するとＤＭ
Ａ転送をすることが可能となり入力データｃが入力され
次第ＤＭＡ転送が開始される。 （１）まず、入力データｃが入力され入力データタイミ
ング信号ｄが入力データ制御回路１に入力されると入力
データ制御回路１からラッチ信号ｌ１が出されデータ幅
変換回路２のレジスタＤ０に入力データｃがラッチされ
る。図２に示す通り転送先アドレスが奇数アドレスのと
きは入力データ制御回路１はメモリバス制御回路４へ転
送指令ｆおよび転送幅ｇ（この場合、転送幅＝バイト）
を通知する。メモリバス制御回路４は入力データ制御回
路１からの指令に従いそのままバイトデータとして出力
データｊ、メモリアドレスｋ、メモリ制御信号ｈ，転送
幅ｉを用いてメモリへ入力データｃを転送する。転送が
終了すると入力データ制御回路１はアドレス生成回路の
アドレスを＋１インクリメントする。 （２）転送先アドレスが奇数アドレスでなくワード境界
の時はＷシーケンスモードに移行し図３の動作を実行す
る。Ｗシーケンスモードではプリセットされた転送遅延
許容時間内にさらに入力データｃが入力されると、入力
データ制御回路１からラッチ信号ｌ２が出力されデータ
幅変換回路２のレジスタＤ１に入力データｃがラッチさ
れる。入力データ制御回路１はメモリバス制御回路４へ
転送指令ｆおよび転送幅ｇ（この場合、転送幅＝ワード
）を通知する。メモリバス制御回路４は入力データ制御
回路１からの指令に従いそのままワードデータとして出
力データｊ、メモリアドレスｋ、メモリ制御信号ｈ，転
送幅ｉを用いてメモリへデータを転送する。転送が終了
すると入力データ制御回路１はアドレス生成回路３のア
ドレスを＋２インクリメントする。また、プリセットさ
れた転送遅延許容時間内にさらに入力データｃが入力さ
れないときは、（１）項に述べたバイト転送の制御シー
ケンスを実行する。 （３）転送先アドレスがロングワード境界の時はＬＷシ
ーケンスモードに移行し図４の動作を実行する。ＬＷシ
ーケンスモードではプリセットされた転送遅延許容時間
内にさらに入力データｃが入力されると、入力データ制
御回路１からラッチ信号ｌ２が出されデータ幅変換回路
２のレジスタＤ１に入力データｃがラッチされる。さら
に入力データｃが入力されると、入力データ制御回路１
からラッチ信号ｌ３が出されデータ幅変換回路２のレジ
スタＤ２に入力データｃがラッチされる。さらに入力デ
ータｃが入力されると、入力データ制御回路１からラッ
チ信号ｌ４が出されデータ幅変換回路２のレジスタＤ３
に入力データｃがラッチされる。このようにしてロング
ワード分のデータがそろうと入力データ制御回路１はメ
モリバス制御回路４へ転送指令ｆおよび転送幅ｇ（この
場合、転送幅＝ロングワード）を通知する。メモリバス
制御回路４は入力データ制御回路１からの指令に従いそ
のままロングワードデータとして出力データｊ、メモリ
アドレスｋ、メモリ制御信号ｈ、転送幅ｉを用いてメモ
リへデータを転送する。
ｊを経てメモリにＤＭＡ転送するには、まずプリセット
アドレス信号ａを用いて転送先の先頭アドレスをアドレ
ス生成回路３に設定する。次に、プリセット転送バイト
数信号ｂ０をメモリバス制御回路４に設定する。さらに
、入力データｃの転送遅延許可時間信号ｂ１を入力デー
タ制御回路１に設定する。以上の設定が終了するとＤＭ
Ａ転送をすることが可能となり入力データｃが入力され
次第ＤＭＡ転送が開始される。 （１）まず、入力データｃが入力され入力データタイミ
ング信号ｄが入力データ制御回路１に入力されると入力
データ制御回路１からラッチ信号ｌ１が出されデータ幅
変換回路２のレジスタＤ０に入力データｃがラッチされ
る。図２に示す通り転送先アドレスが奇数アドレスのと
きは入力データ制御回路１はメモリバス制御回路４へ転
送指令ｆおよび転送幅ｇ（この場合、転送幅＝バイト）
を通知する。メモリバス制御回路４は入力データ制御回
路１からの指令に従いそのままバイトデータとして出力
データｊ、メモリアドレスｋ、メモリ制御信号ｈ，転送
幅ｉを用いてメモリへ入力データｃを転送する。転送が
終了すると入力データ制御回路１はアドレス生成回路の
アドレスを＋１インクリメントする。 （２）転送先アドレスが奇数アドレスでなくワード境界
の時はＷシーケンスモードに移行し図３の動作を実行す
る。Ｗシーケンスモードではプリセットされた転送遅延
許容時間内にさらに入力データｃが入力されると、入力
データ制御回路１からラッチ信号ｌ２が出力されデータ
幅変換回路２のレジスタＤ１に入力データｃがラッチさ
れる。入力データ制御回路１はメモリバス制御回路４へ
転送指令ｆおよび転送幅ｇ（この場合、転送幅＝ワード
）を通知する。メモリバス制御回路４は入力データ制御
回路１からの指令に従いそのままワードデータとして出
力データｊ、メモリアドレスｋ、メモリ制御信号ｈ，転
送幅ｉを用いてメモリへデータを転送する。転送が終了
すると入力データ制御回路１はアドレス生成回路３のア
ドレスを＋２インクリメントする。また、プリセットさ
れた転送遅延許容時間内にさらに入力データｃが入力さ
れないときは、（１）項に述べたバイト転送の制御シー
ケンスを実行する。 （３）転送先アドレスがロングワード境界の時はＬＷシ
ーケンスモードに移行し図４の動作を実行する。ＬＷシ
ーケンスモードではプリセットされた転送遅延許容時間
内にさらに入力データｃが入力されると、入力データ制
御回路１からラッチ信号ｌ２が出されデータ幅変換回路
２のレジスタＤ１に入力データｃがラッチされる。さら
に入力データｃが入力されると、入力データ制御回路１
からラッチ信号ｌ３が出されデータ幅変換回路２のレジ
スタＤ２に入力データｃがラッチされる。さらに入力デ
ータｃが入力されると、入力データ制御回路１からラッ
チ信号ｌ４が出されデータ幅変換回路２のレジスタＤ３
に入力データｃがラッチされる。このようにしてロング
ワード分のデータがそろうと入力データ制御回路１はメ
モリバス制御回路４へ転送指令ｆおよび転送幅ｇ（この
場合、転送幅＝ロングワード）を通知する。メモリバス
制御回路４は入力データ制御回路１からの指令に従いそ
のままロングワードデータとして出力データｊ、メモリ
アドレスｋ、メモリ制御信号ｈ、転送幅ｉを用いてメモ
リへデータを転送する。
【０００９】転送が終了すると入力データ制御回路１は
アドレス生成回路３のアドレスを＋４インクリメントす
る。また、プリセットされた転送遅延許容時間内に入力
データｃが３バイトしか入力されないときは、（２）項
に述べたワード転送の制御シーケンスを実行し、残され
た１バイト分のデータはレジスタＤ２からＤ０に移され
た後にＷシーケンスモード移行する。また、プリセット
された転送遅延許容時間内に入力データｃが２バイトし
か入力されないときは、（２）項に述べたワード転送の
制御シーケンスを実行する。また、プリセットされた転
送遅延許容時間内に入力データｃが１バイトしか入力さ
れないときは、（１）項に述べたバイト転送の制御シー
ケンスを実行する。
アドレス生成回路３のアドレスを＋４インクリメントす
る。また、プリセットされた転送遅延許容時間内に入力
データｃが３バイトしか入力されないときは、（２）項
に述べたワード転送の制御シーケンスを実行し、残され
た１バイト分のデータはレジスタＤ２からＤ０に移され
た後にＷシーケンスモード移行する。また、プリセット
された転送遅延許容時間内に入力データｃが２バイトし
か入力されないときは、（２）項に述べたワード転送の
制御シーケンスを実行する。また、プリセットされた転
送遅延許容時間内に入力データｃが１バイトしか入力さ
れないときは、（１）項に述べたバイト転送の制御シー
ケンスを実行する。
【００１０】以上のような制御シーケンスはプリセット
された転送バイト数分のデータ転送が終了するまで継続
される。
された転送バイト数分のデータ転送が終了するまで継続
される。
【００１１】
【発明の効果】以上説明したように本発明の適応型ＤＭ
Ａ制御回路は、入力データ制御回路とデータ幅変換回路
とアドレス生成回路とメモリバス制御回路とを有し、そ
れらを組み合わせることにより入力データのバス幅とメ
モリのバス幅が異なる場合に、入力データ間隔が不定期
な場合にも最適にデータの幅を選択し遅延なくデータ転
送できる効果がある。
Ａ制御回路は、入力データ制御回路とデータ幅変換回路
とアドレス生成回路とメモリバス制御回路とを有し、そ
れらを組み合わせることにより入力データのバス幅とメ
モリのバス幅が異なる場合に、入力データ間隔が不定期
な場合にも最適にデータの幅を選択し遅延なくデータ転
送できる効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】図１に示す実施例の動作のフローチャートであ
る。
る。
【図３】図２中のＷシーケンスのフローチャートである
。
。
【図４】図２中のＬＷシーケンスのフローチャートであ
る。
る。
１ 入力データ制御回路
２ データ幅変換回路
３ アドレス生成回路
４ メモリバス制御回路
ａ プリセットアドレス信号
ｂ０ プリセット転送バイト数信号ｂ１
転送遅延許容時間信号 ｃ 入力データ ｄ 入力データタイミング信号 ｅ アドレスインクリメント信号ｆ 転送
指令 ｇ 転送幅 ｈ メモリ制御信号 ｉ 転送幅 ｊ 出力データ ｋ メモリアドレス
転送遅延許容時間信号 ｃ 入力データ ｄ 入力データタイミング信号 ｅ アドレスインクリメント信号ｆ 転送
指令 ｇ 転送幅 ｈ メモリ制御信号 ｉ 転送幅 ｊ 出力データ ｋ メモリアドレス
Claims (1)
- 【請求項１】 入力機器とメモリ間のデータ転送を制
御するＤＭＡ制御回路において、逐次に入力してラッチ
する１または複数の入力データを並列にメモリへ転送す
るデータ幅変換回路と、前記データ幅変換回路からのデ
ータの転送先のメモリアドレスを生成するアドレス生成
回路と、このアドレス生成回路にセットされている転送
先のメモリアドレスに応じて転送遅延許容時間内に入力
した１または複数の入力データを前記データ幅変換回路
に重複してラッチさせデータ幅変換回路からメモリへ転
送したデータの幅に応じて前記アドレス生成回路の転送
先アドレスをインクレメントする入力データ制御回路と
を含むことを特徴とするＤＭＡ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10629791A JPH04336359A (ja) | 1991-05-13 | 1991-05-13 | Ｄｍａ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10629791A JPH04336359A (ja) | 1991-05-13 | 1991-05-13 | Ｄｍａ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04336359A true JPH04336359A (ja) | 1992-11-24 |
Family
ID=14430100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10629791A Pending JPH04336359A (ja) | 1991-05-13 | 1991-05-13 | Ｄｍａ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04336359A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09171471A (ja) * | 1995-12-21 | 1997-06-30 | Kofu Nippon Denki Kk | Ｌｓｉ間非同期データ転送回路 |
-
1991
- 1991-05-13 JP JP10629791A patent/JPH04336359A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09171471A (ja) * | 1995-12-21 | 1997-06-30 | Kofu Nippon Denki Kk | Ｌｓｉ間非同期データ転送回路 |
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