JPH047596A - 画像メモリ制御方式 - Google Patents
画像メモリ制御方式Info
- Publication number
- JPH047596A JPH047596A JP2111510A JP11151090A JPH047596A JP H047596 A JPH047596 A JP H047596A JP 2111510 A JP2111510 A JP 2111510A JP 11151090 A JP11151090 A JP 11151090A JP H047596 A JPH047596 A JP H047596A
- Authority
- JP
- Japan
- Prior art keywords
- page
- image data
- size
- latch
- memory
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
Landscapes
- Controls And Circuits For Display Device (AREA)
- Dot-Matrix Printers And Others (AREA)
- Laser Beam Printer (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はページプリンター等の画像メモリ制御方式に関
するものである。
するものである。
〔従来技術んび゛瀦明Ｂ（’解又ＬＪ２とイク桿題］従
来、画像メモリ制御方式は、１ページの画像の内容にか
かわらずその１ページ分に対応するメモリを画像データ
領域として確保している。そのため１ページのデータが
殆ど空白の場合であっても１ページ分のデータ領域を確
保してしまうため、メモリの使用効率が向上しないとい
う問題があった。即ち第４図（ａ）に示すように空白が
多い場合でも、同図（ｃ）に示すように空白が極めてす
くない場合でも、同図（ｂ）、（ｄ）に示すように同じ
容量のメモリを占有してしまう。
来、画像メモリ制御方式は、１ページの画像の内容にか
かわらずその１ページ分に対応するメモリを画像データ
領域として確保している。そのため１ページのデータが
殆ど空白の場合であっても１ページ分のデータ領域を確
保してしまうため、メモリの使用効率が向上しないとい
う問題があった。即ち第４図（ａ）に示すように空白が
多い場合でも、同図（ｃ）に示すように空白が極めてす
くない場合でも、同図（ｂ）、（ｄ）に示すように同じ
容量のメモリを占有してしまう。
本発明は上述の点に鑑みてなされたもので、上記問題点
を除去し、メモリの使用効率の良い画像メモリ制御方式
を提供することを目的とする。
を除去し、メモリの使用効率の良い画像メモリ制御方式
を提供することを目的とする。
上記課題を解決するため本発明は画像メモリ制御方式を
下記の如く構成した。
下記の如く構成した。
１ページ分の画像データの大きさを設定するラッチと、
設定した大きさの画像データの読み出しが終了したかど
うかを判定する判定手段と、該判定手段が読み出し終了
と判定した場合、１ページ分の空白のデータをビデオ信
号へ強制的に出力させる手段を具備することを特徴とす
る。
設定した大きさの画像データの読み出しが終了したかど
うかを判定する判定手段と、該判定手段が読み出し終了
と判定した場合、１ページ分の空白のデータをビデオ信
号へ強制的に出力させる手段を具備することを特徴とす
る。
本発明は画像メモリ制御方式を上記の如く構成すること
により、１ページの中に空白部分をハードウェアにより
発生させることになり、１ページ分の画像データのメモ
リ上のサイズを小さくすることができるから、メモリを
有効に利用することが可能となる。
により、１ページの中に空白部分をハードウェアにより
発生させることになり、１ページ分の画像データのメモ
リ上のサイズを小さくすることができるから、メモリを
有効に利用することが可能となる。
以下、本発明の実施例を図面に基ついて説明する。
第１図は本発明の画像メモリ制御方式を適用する装置の
構成を示すブロック図である。同図において、１はコン
ピュータ、２はラッチ、３は判定回路、４はＶＲＡＭ、
５はシフトレジスタ、６はＡＮＤゲートである。
構成を示すブロック図である。同図において、１はコン
ピュータ、２はラッチ、３は判定回路、４はＶＲＡＭ、
５はシフトレジスタ、６はＡＮＤゲートである。
上記構成の装置において、１ページに出力するライン数
又はバイト数等の画像データの大きさをコンピュータ１
からラッチ２に設定できるようになっている。また、判
定回路３にはビデオクロック信号Ｓ１が入力されるよう
になっている。判定回路３はラッチ２からの画像データ
の大ききとビデオクロック信号Ｓ１とから、ラッチ２に
設定された量の画像データの出力が終了したかどうかを
判定し、判定信号Ｓ３を出力する。この判定信号Ｓ３は
画像データの読み出し中の場合は“１″を出力し、画像
データの読み出し終了の場合は“０″を出力する。
又はバイト数等の画像データの大きさをコンピュータ１
からラッチ２に設定できるようになっている。また、判
定回路３にはビデオクロック信号Ｓ１が入力されるよう
になっている。判定回路３はラッチ２からの画像データ
の大ききとビデオクロック信号Ｓ１とから、ラッチ２に
設定された量の画像データの出力が終了したかどうかを
判定し、判定信号Ｓ３を出力する。この判定信号Ｓ３は
画像データの読み出し中の場合は“１″を出力し、画像
データの読み出し終了の場合は“０″を出力する。
ＶＲＡＭ４からパラレルにシフトレジスタ５に出力され
たデータは、該シフトレジスタ５からジノアルデータと
して出力される。判定信号Ｓ３が読み出し中の“１′′
の場合は、ＡＮＤゲート６からこのシリアルデータがビ
デオ信号として出力さる装置の構成を示すブロック図で
ある。同図において、１１はコンピュータ、１２はラッ
チ、１３は判定回路、１４はＶＲＡＭ、１５はシフトレ
ジスタである。
たデータは、該シフトレジスタ５からジノアルデータと
して出力される。判定信号Ｓ３が読み出し中の“１′′
の場合は、ＡＮＤゲート６からこのシリアルデータがビ
デオ信号として出力さる装置の構成を示すブロック図で
ある。同図において、１１はコンピュータ、１２はラッ
チ、１３は判定回路、１４はＶＲＡＭ、１５はシフトレ
ジスタである。
データ読み出し中は判定回路１３からロード信号Ｓ２が
シフトレジスタ１５に次々と入りシフトレジスタ１５へ
ＶＲＡＭ１４からのパラレル画像データが読み込まれ、
シリアル出力からビデオ信号として出力される。読み出
しが終了するとロード信号Ｓ２が止まり、シリアル入力
の０のデータがシリアル出力からビデオ信号として出力
される。画像メモリ制御方式を適用する装置を第１図及
び第２図のように構成することにより、例えば第３図の
ようなデータの場合には、ラッチ２へ空白を除いた部分
を画像の大きさとして設定することで同図（ｂ）のよう
にメモリ上の画像データの大きさを小きくすることがで
きる。
シフトレジスタ１５に次々と入りシフトレジスタ１５へ
ＶＲＡＭ１４からのパラレル画像データが読み込まれ、
シリアル出力からビデオ信号として出力される。読み出
しが終了するとロード信号Ｓ２が止まり、シリアル入力
の０のデータがシリアル出力からビデオ信号として出力
される。画像メモリ制御方式を適用する装置を第１図及
び第２図のように構成することにより、例えば第３図の
ようなデータの場合には、ラッチ２へ空白を除いた部分
を画像の大きさとして設定することで同図（ｂ）のよう
にメモリ上の画像データの大きさを小きくすることがで
きる。
また、コンピュータ１から１ページ出力中に複数回ラッ
チ２に画像データの大きさを設定することにより、第３
図（Ｃ）に示すようなデータでメモリ上の画像データの
大きさを小さくすることができる。
チ２に画像データの大きさを設定することにより、第３
図（Ｃ）に示すようなデータでメモリ上の画像データの
大きさを小さくすることができる。
以上説明したように本発明によれば、下記のような優れ
た効果が得られる。
た効果が得られる。
（１）１ヘージの中に空白部分をハードウェアにより発
生させることにより、１ページ分の画像データのメモリ
上の画像データのサイズを小さくすることができるから
、メモリを有効に利用することが可能となる。
生させることにより、１ページ分の画像データのメモリ
上の画像データのサイズを小さくすることができるから
、メモリを有効に利用することが可能となる。
（２）また、１ページ分の画像データの大きさは１ペー
ジ中の空白部分が多い程小きくで済むから、画像のデー
タサイズを小さくできメモリ上の画像展開の高速化にも
なる。
ジ中の空白部分が多い程小きくで済むから、画像のデー
タサイズを小さくできメモリ上の画像展開の高速化にも
なる。
第１図は本発明の画像メモリ制御方式を適用する装置の
構成を示すブロック図、第２図は本発明の他の画像メモ
リ制御方式を適用する装置の構成を示すブロック図、第
３図は本発明の画像メモリ制御方式を説明するための図
、第４図は従来の画像メモリ制御方式を説明するための
図である。 図中、１・・・・コンビ、−り、２・・・ラッチ、３・
・・・判定回路、４・・・・ＶＲＡＭ、５・・・・シフ
トレジスタ、６・・・・ＡＮＤゲート、１１・・・・コ
ンピュータ１２・・・・ラッチ、 １３・・・・判定回路、 １４・・・ ＶＲＡＭ。 １５・・・・シフトレジスタ。
構成を示すブロック図、第２図は本発明の他の画像メモ
リ制御方式を適用する装置の構成を示すブロック図、第
３図は本発明の画像メモリ制御方式を説明するための図
、第４図は従来の画像メモリ制御方式を説明するための
図である。 図中、１・・・・コンビ、−り、２・・・ラッチ、３・
・・・判定回路、４・・・・ＶＲＡＭ、５・・・・シフ
トレジスタ、６・・・・ＡＮＤゲート、１１・・・・コ
ンピュータ１２・・・・ラッチ、 １３・・・・判定回路、 １４・・・ ＶＲＡＭ。 １５・・・・シフトレジスタ。
Claims (1)
- 【特許請求の範囲】 ＶＲＡＭから１ページ分のパラレル画像データをシリア
ルにビデオ信号として出力する画像メモリ制御方式にお
いて、 １ページ分の画像データの大きさを設定するラッチと、 前記設定した大きさの画像データの読み出しが終了した
かどうかを判定する判定手段と、該判定手段が読み出し
終了と判定した場合、前記１ページ分の空白のデータを
ビデオ信号へ強制的に出力させる手段を具備することを
特徴とする画像メモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111510A JPH047596A (ja) | 1990-04-25 | 1990-04-25 | 画像メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111510A JPH047596A (ja) | 1990-04-25 | 1990-04-25 | 画像メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH047596A true JPH047596A (ja) | 1992-01-10 |
Family
ID=14563138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2111510A Pending JPH047596A (ja) | 1990-04-25 | 1990-04-25 | 画像メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH047596A (ja) |
-
1990
- 1990-04-25 JP JP2111510A patent/JPH047596A/ja active Pending
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