JPH0397340A - データバス幅変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 可変ビット幅のデータを出力するデータバス幅変換回路
に関し、 構或が簡単で、ｃｐｕからのコントロール信号を用いな
くてすむことを目的とし、 Ｎビットのデータをｍ回入力して、ｍＮビットデータを
出力するデータバス幅変換回路であって、出力がＮビッ
トのデータと、ｍＮビットのデータに対し異なるアドレ
スをあらかじめ指定しておき、Ｎビットデータをラッチ
するラッチ回路と、出力するｍＮビットデータをＮビッ
ト毎にどのラッチ回路にラッチさせるかを指定し、ｍＮ
ビットデータがすべてラッチ回路にラッチされたことを
出力制御回路に通知するための手段を有する制御回路と
、 ラッチ回路にラッチされたデータをｍＮビットデータと
して出力し、また出力がｍＮビットデータ（Ｑ＜ｍ＜ｎ
）の場合に上位、または下位（ｎ−ｍ）Ｎビットが無効
であることを通知する出力制御回路とにより構戊される
。

〔産業上の利用分野〕

本発明はデータバス幅変換回路に関し、特に通信分野の
受信装置または送信装置のＨＦＯ等に対してのデータバ
ス幅変換回路に関する。

〔従来の技術〕

データ通信等の通信分野における通信装置の入出力部で
はＦＩＦＤ等に対してデータの書込みを行っているが、
今日では多様なバス幅（８／１６／３２ビット等）に対
応できるものが要求されている。またデータ転送の際に
おけるレジスタの書き込みについても、可変ビット幅の
データを扱うことが行われ、このため１つのデバイスで
各バス幅に対応できるものが必要となってきている。

Ｎビットデータバスから入力したデータを、Ｎビットま
たはｍＮビットデータとして出力するようなデータバス
幅変換回路は、例えば送受信装置における周辺ＬＳＩ　
（内部）のバスと、外部バスとの間でデータをやりとり
するような場合に用いられている。

従来のこの種のデータバス幅変換回路としては例えば第
５図に示すようなものがある。

該第５図の回路において、１′はアドレスバス、２′は
Ｎビット幅のデータバス、３′はコントロールバスであ
って、出力データのビット幅ＮまたはｍＮビットを外部
から制御回路４′に指定し（ＮまたはｍＮビットの出力
指定）、制御回路４′によって該ビット幅の出力データ
を各ラッチ回路５１’　，　５２’　，・・・・・・に
振り分け、ＣＰＩＩから出力制御回路６′へのコントロ
ール信号（ラッチ回路から出力制御回路への書き込み信
号Ｗ）によって、該ラッチ回路５１’　．　５２’　，
・・・・・・から出力制御回路６′へデータを書き込ん
でいる。

〔発明が解決しようとする課題〕

しかしながら、このような従来のデータバス幅変換回路
においては、可変ビット幅対応のデータを出力する場合
、出力データのビット幅の切り替えが必要であるため、
切り替えのための外部回路の追加や修正が必要でハード
面が複雑になったり、システムが複雑になるという問題
点があった。

また、ラッチ回路から出力制御回路への出力をＣＰＵか
らのコントロール信号によって行っていたためＣＰＵに
負荷がかかっていた。

本発明はかかる課題を解決するためになされたもので、
データのビット幅を変換する場合に、構或が簡単でＣＰ
ｕの負荷を軽減できるようにしたデータバス幅変換回路
を提供することを目的としている。

〔課題を解決するための手段〕

かかる課題を解決するために、本発明においては第１図
に示されるように、Ｎビットのデータをｍ回入力して、
ｍＮビットデータを出力するデータバス幅変換回路であ
って、出力がＮビットのデータと、ｍＮビットのデータ
に対し異なるアドレスをあらかじめ指定しておき、Ｎビ
ットデータをラッチするラッチ回路５１　．　５２　．
・・・・・・と、出力するｍＮビットデータをＮビット
毎にどのラッチ回路にラッチさせるかを指定し、ｍＮビ
ットデータがすべてラッチ回路にラッチされたことを出
力制御回路６に通知するための手段（例えば第２図に示
される減算カウンタ４１）を有する制御回路４と、 ラッチ回路にラッチされたデータをｍＮビットデータと
して出力し、また出力がｍＮビットデータ（Ｑ＜ｍ＜ｎ
）の場合に、上位または下位（ｎ−ｍ）Ｎビットが無効
であることを通知する出力制御回路６とを設けた、デー
タバス幅変換回路が提供される。

なお第１図中、１はアドレスバス、２はＮビット幅デー
タバス、３は出力データ幅がｍＮビットと認識するアド
レスデコーダ、Ｗはラッチ回路５１，５２，・・・・・
・から出力制御回路６への書き込み信号である。

〔作　用〕

上記構或によれば、出力するＮビットとｍＮビットのデ
ータに対し、あらかじめ異なるアドレスが指定され、人
力したＮビットデータはアドレス（ビット幅）に対応し
た数のラッチ回路にラッチされ、ｍＮビット分のデータ
がすべてラッチ回路に書き込まれると、データ書き込み
信号Ｗを送り、ラッチ回路から出力制御回路へデータが
書き込まれる。

したがって、ハード面でのデータ出力ビット幅の指定の
切り替えが不要となり、構或が簡単となる。またラッチ
回路から出力制御回路へのデータの書き込み信号を制御
回路内部でつくることにより、ＣＰＵの負荷を軽減する
ことができる。

〔実施例〕

第２図および第３図は、本発明にかかるデータバス幅変
換回路の一実施例を示す図であって、本実施例は８ビッ
ト／１６ビットの出力対応のデータバス幅変換を行う例
である。

すなわち第２図は、上記一実施例としてのデータバス幅
変換回路の構戒を示すもので、８ビットとして入力した
データを、第２図（ａ）は８ビットデータとして出力す
る場合、第２図（ｂ）は１６ビットデータとして出力す
る場合の例である。ここでは説明の便宜上、出力制御回
路６の内部にビット幅が８ｎのＦＩＦＯ　６２を持つと
仮定し、出力データを一時保持することにする。

先ず第２図（ａ）のように８ビットデータとして出力す
る場合、８ビットデータバス２からの人力データにはア
ドレスｘｘ番地が指定されている。

ラッチ回路５１．５２は８ビットのラッチ回路であり、
８ビットデータとして出力する場合はラッチ回路５１以
外にはデータは書き込まれない。アドレスバス１に接続
されたアドレスデコーダ３により出力データ幅が８ビッ
トであると認識し、制御回路４の内部にある減算カウン
タ４１に“１”を書き込む。

データバス２からラッチ回路５１にデータを書き込むと
カウンタ４１のカウント値を“１″減少し、カウント値
が“０”になるとくすなわち、８ビット分のデータをラ
ッチ回路５１に書き込むと）、ラッチ回路５ｌからＦＩ
ＦＯ　６２ヘデータを書き込む書き込み信号Ｗが制御回
路４から制御回路６１へ入り、これにより出力８ビット
データがＦＩＦＯ　６２へ書き込まれる。ＦＩＦＯ　６
２からの出力は、この８ビットのみ有効で、残りの（８
ｎ−８）ビットデータ（ただしｎ≧２）は無効であるこ
とを制御回路６１が出力データとともに通知する。

一方第２図（ｂ）のようにｌ６ビットデータとして出力
する場合、８ビットデータバス２からの入力データには
アドレスＹＹ番地が指定されている。

ラッチ回路５１，５２．５３は８ビットのラッチ回路で
あり、１６ビットデータとして出力する場合はラッチ回
路５１．５２以外にはデータは書き込まれない。

上記アドレスデコーダ３により出力データ幅が１６ビッ
トであると認識し、制御回路４の内部にある減算カウン
タ４１に“２”を書き込む。データバス２からラッチ回
路５１にデータを書き込むと、カウンタ４１のカウント
値を“１″減少し、次のデータをラッチ回路５２に書き
込むと、カウンタ４１のカウント値を更に“１”減少し
、カウント値が“０”になるとくすなわち１６ビット分
のデータをラッチ回路５１　．　５２に書き込むと）ラ
ッチ回路５１．５２からＦＩＦＯ　６２ヘデータを書き
込む書き込み信号Ｗが制御回路４から制御回路６１へ入
り、これにより１６ビットデータがＦＩＦＯ　６２へ書
き込まれる。ＰＩＦＯ　６２からの出力は、この１６ビ
ットのみ有効で、残りの（８ｎ−１６）　　ビットデー
タ（ただしｎ≧３）は無効であることを制御回路６１が
出力データとともに通知する。

第３図は、上記第２図に示される制御回路４および６１
の説明図である。すなわち第３図（ａ）に示すように、
制御回路４では、どのラッチ回路に８ビットデータを書
き込むかを制御する。そのために各ラッチ回路へ８ビッ
トづつ振り分ける。また減算カウンタ４１が設けられ、
この減算カウンタ４１は、８ビットデータバスからラッ
チ回路にデータが移される毎に、アドレスに応じたカウ
ンタ初期値〈例えば８ｍビットデータに変換するならば
ｍ）から減算して行く。そしてカウンタ４１のカウント
値が″０”になると、ラッチ回路から一度に８ｍビット
データとして出力する書き込み信号Ｗを出す。

また第３図（ｂ）に示すように、制御回路６１では、制
御回路４からの書き込み信号Ｗを受け、ラッチ回路から
一度に８ｍビットデータとして出力する。またアドレス
デコーダ３からの信号によって上位、または下位８　（
ｎ−ｍ）ビットデータが無効であることを出力データと
ともに通知する。

第４図は第２図に示される回路の動作を説明するタイミ
ング図であって、８ビットのビット幅で出力される入力
８ビットデータを■、１６ビットのビット場で出力され
る下位８ビット分の入力８ビットデータを■、１６ビッ
トのビット幅で出力される上位８ビット分の人力８ビッ
トデータを■とする。

まず、８ビットのビット幅で出力される入力８ビットデ
ータをＦＩＦＯに書き込む場合は、データ■をラッチ回
路５１に書き込み（そのとき減算カウンタのカウント値
″０”）、このカウント値とＰＩＦＯの動作クロックに
もとづいてＦＩＦＯへの書き込み信号を作或し、この信
号によりラッチ回路５１からＦＩＦＯへ８ビットデータ
を書き込む。

次に１６ビットのビット幅で出力される入力８ビットデ
ータをＰＩＦ［］に書き込む場合は、下位８ビット分の
入力８ビットデータ■をラッチ回路５１に書き込み（そ
のとき減算カウンタのカウント値“１′゜）、上位８ビ
ット分の入力８ビットデータ■をラッチ回路５２に書き
込み（そのとき減算カウンタのカウント値“０”）、こ
のカウント値とＦＩＦＯの動作クロックにもとづいて、
ＦＩＦＯへの書き込み信号を作戒し、この信号によりラ
ッチ回路５１．５２からＦＩＦＤへ１６ビットデータを
書き込む。

なお上記実施例では入力データバス幅Ｎを８ビットとし
て説明したが、Ｎ＝８ビットに限ることなく、Ｎ＝１６
あるいは３２ビット等の他のビット幅であっても本発明
を適用しうる。

〔発明の効果〕

本発明によれば、可変ビット幅の複数のデータを出力す
る場合に、ハード面での出力ビット幅の切り替えを不要
とすることができ構或が簡単になるとともに、ラッチ回
路から出力制御回路へ書込む書き込み信号を制御回路内
部でつくることによりＣＰＩＪの負荷を軽減することが
できる。

【図面の簡単な説明】

第１図は、本発明の基本構或を示す図、第２図は、本発
明の１実施例の構或を示す図、第３図は、第２図に示さ
れる制御回路４および６１を説明する図、 第４図は、第２図に示される回路の動作を説明するタイ
ミング図、 第５図は、従来のデータバス幅変換回路を例示する図で
ある。 （符号の説明） １．１’・・・アドレスバス、 ２．２′・・・データバス、 ３・・・アドレスデコーダ、 ３′・・・コントロールバス、 ４・・・制御回路、 ５１，　５２，　５３．　５１’　．　５２’・・・ラ
ッチ回路、６．６′・・・出力制御回路。

Claims (1)

1. 【特許請求の範囲】 １、Ｎビットのデータをｍ回入力して、ｍＮビットデー
   タを出力するデータバス幅変換回路であって、出力がＮ
   ビットのデータと、ｍＮビットのデータに対し異なるア
   ドレスをあらかじめ指定しておき、Ｎビットデータをラ
   ッチするラッチ回路と、 出力するｍＮビットデータをＮビット毎にどのラッチ回
   路にラッチさせるかを指定し、ｍＮビットデータがすべ
   てラッチ回路にラッチされたことを出力制御回路に通知
   するための手段を有する制御回路と、 ラッチ回路にラッチされたデータをｍＮビットデータと
   して出力し、また出力がｍＮビットデータ（０＜ｍ＜ｎ
   ）の場合に上位、または下位（ｎ−ｍ）Ｎビットが無効
   であることを通知する出力制御回路とを設けたことを特
   徴とするデータバス幅変換回路。