JP2984808B2 - 大規模集積回路の内部初期化回路 - Google Patents
大規模集積回路の内部初期化回路Info
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- JP2984808B2 JP2984808B2 JP5204819A JP20481993A JP2984808B2 JP 2984808 B2 JP2984808 B2 JP 2984808B2 JP 5204819 A JP5204819 A JP 5204819A JP 20481993 A JP20481993 A JP 20481993A JP 2984808 B2 JP2984808 B2 JP 2984808B2
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- signal holding
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- pulse
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Description
【０００１】
【産業上の利用分野】本発明は大規模集積回路の内部初
期化回路に関し、特に少数の信号入力線を複数の信号保
持部で共有する大規模集積回路の内部初期化方法に関す
る。
期化回路に関し、特に少数の信号入力線を複数の信号保
持部で共有する大規模集積回路の内部初期化方法に関す
る。
【０００２】
【従来の技術】従来、この種の大規模集積回路の内部初
期化方法においては、図４に示すように、各信号保持部
４２〜４４，４６及び信号保持並列／直列変換部４７に
夫々初期化回路４２ａ〜４４ａ，４６ａ，４７ａを配設
し、これら初期化回路４２ａ〜４４ａ，４６ａ，４７ａ
によって信号保持部４２〜４４，４６及び信号保持並列
／直列変換部４７に保持された信号の初期化を行ってい
る。
期化方法においては、図４に示すように、各信号保持部
４２〜４４，４６及び信号保持並列／直列変換部４７に
夫々初期化回路４２ａ〜４４ａ，４６ａ，４７ａを配設
し、これら初期化回路４２ａ〜４４ａ，４６ａ，４７ａ
によって信号保持部４２〜４４，４６及び信号保持並列
／直列変換部４７に保持された信号の初期化を行ってい
る。
【０００３】通常、信号保持部４２〜４４はこれらの回
路直前で分岐された入力信号２０１を書込みパルス発生
回路４１からの書込みパルス２１１〜２１３に応答して
保持する。信号保持部４２，４３は保持した信号を次段
の回路に出力し、信号保持部４４は保持した信号を入力
信号監視信号２０４として出力する。
路直前で分岐された入力信号２０１を書込みパルス発生
回路４１からの書込みパルス２１１〜２１３に応答して
保持する。信号保持部４２，４３は保持した信号を次段
の回路に出力し、信号保持部４４は保持した信号を入力
信号監視信号２０４として出力する。
【０００４】また、信号保持部４６は信号処理回路４５
で処理された信号を書込みパルス発生回路４１からの書
込みパルス２１４に応答して保持し、その保持した信号
を処理信号２０２として出力している。信号処理回路４
５は信号保持部４２，４３からの信号を基に所定の処理
を行い、その処理結果を信号保持部４６に出力する。
で処理された信号を書込みパルス発生回路４１からの書
込みパルス２１４に応答して保持し、その保持した信号
を処理信号２０２として出力している。信号処理回路４
５は信号保持部４２，４３からの信号を基に所定の処理
を行い、その処理結果を信号保持部４６に出力する。
【０００５】信号保持並列／直列変換部４７は信号保持
部４３からの信号を書込みパルス発生回路４１からの書
込みパルス２１５に応答して保持し、保持した信号を並
列／直列変換して直列信号２０３として出力する。
部４３からの信号を書込みパルス発生回路４１からの書
込みパルス２１５に応答して保持し、保持した信号を並
列／直列変換して直列信号２０３として出力する。
【０００６】上記の信号保持部４２〜４４，４６及び信
号保持並列／直列変換部４７に夫々配設された初期化回
路４２ａ〜４４ａ，４６ａ，４７ａに初期化パルス２０
０が入力されると、初期化回路４２ａ〜４４ａ，４６
ａ，４７ａは信号保持部４２〜４４，４６及び信号保持
並列／直列変換部４７各々に保持されている信号を消去
して初期化を行う。
号保持並列／直列変換部４７に夫々配設された初期化回
路４２ａ〜４４ａ，４６ａ，４７ａに初期化パルス２０
０が入力されると、初期化回路４２ａ〜４４ａ，４６
ａ，４７ａは信号保持部４２〜４４，４６及び信号保持
並列／直列変換部４７各々に保持されている信号を消去
して初期化を行う。
【０００７】
【発明が解決しようとする課題】上述した従来の大規模
集積回路の内部初期化方法では、各信号保持部及び信号
保持並列／直列変換部に夫々初期化回路を配設し、これ
ら初期化回路によって信号保持部及び信号保持並列／直
列変換部に保持された信号の初期化を行っているので、
初期化パルスを各回路に入力すれば、回路全体の初期化
を行うことができる。
集積回路の内部初期化方法では、各信号保持部及び信号
保持並列／直列変換部に夫々初期化回路を配設し、これ
ら初期化回路によって信号保持部及び信号保持並列／直
列変換部に保持された信号の初期化を行っているので、
初期化パルスを各回路に入力すれば、回路全体の初期化
を行うことができる。
【０００８】しかしながら、夫々独立に設けた初期化回
路及び初期化パルスの分配回路の分だけ回路規模が大き
くなり、チップ面積の拡大に伴う価格の上昇や回路検証
等に要する時間の増大、及び消費電力の増大を招くとい
う問題がある。
路及び初期化パルスの分配回路の分だけ回路規模が大き
くなり、チップ面積の拡大に伴う価格の上昇や回路検証
等に要する時間の増大、及び消費電力の増大を招くとい
う問題がある。
【０００９】そこで、本発明の目的は上記問題点を解消
し、回路規模を縮小することができ、価格や回路検証等
に要する時間、及び消費電力各々の低減を図ることがで
きる大規模集積回路の内部初期化回路を提供することに
ある。
し、回路規模を縮小することができ、価格や回路検証等
に要する時間、及び消費電力各々の低減を図ることがで
きる大規模集積回路の内部初期化回路を提供することに
ある。
【００１０】
【課題を解決するための手段】本発明による大規模集積
回路の内部初期化回路は、信号入力線を共有する複数の
信号保持手段を含む大規模集積回路の内部初期化回路で
あって、同一の信号入力線が前記複数の信号保持手段各
々に分岐される直前に配設されかつ前記複数の信号保持
手段の初期化時に前記信号入力線のデータを初期化デー
タに固定する信号固定手段と、前記複数の信号保持手段
の初期化時に入力される初期化パルスを前記複数の保持
手段各々に対応する初期化タイミングで分配する分配手
段とを備えている。
回路の内部初期化回路は、信号入力線を共有する複数の
信号保持手段を含む大規模集積回路の内部初期化回路で
あって、同一の信号入力線が前記複数の信号保持手段各
々に分岐される直前に配設されかつ前記複数の信号保持
手段の初期化時に前記信号入力線のデータを初期化デー
タに固定する信号固定手段と、前記複数の信号保持手段
の初期化時に入力される初期化パルスを前記複数の保持
手段各々に対応する初期化タイミングで分配する分配手
段とを備えている。
【００１１】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１２】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、分配回路２はオアゲート２
１〜２５で書込みパルス発生回路１からの書込みパルス
と初期化パルス１００との論理和演算を行い、その演算
結果を信号保持パルス１１１〜１１５として信号保持部
４〜６，９及び信号保持並列／直列変換部１０に夫々出
力する。
ック図である。図において、分配回路２はオアゲート２
１〜２５で書込みパルス発生回路１からの書込みパルス
と初期化パルス１００との論理和演算を行い、その演算
結果を信号保持パルス１１１〜１１５として信号保持部
４〜６，９及び信号保持並列／直列変換部１０に夫々出
力する。
【００１３】但し、信号保持並列／直列変換部１０の初
期化処理は初期化された信号保持部４からの信号で初期
化を行っているので、信号保持パルス１１４の入力タイ
ミングを他の回路よりも遅らせる必要がある。
期化処理は初期化された信号保持部４からの信号で初期
化を行っているので、信号保持パルス１１４の入力タイ
ミングを他の回路よりも遅らせる必要がある。
【００１４】そのため、分配回路２ではオアゲート２４
で書込みパルス発生回路１からの書込みパルスと、初期
化パルス１００を遅延回路２６で予め設定した時間遅延
した信号との論理和演算を行い、その演算結果を信号保
持パルス１１４として信号保持並列／直列変換部１０に
出力している。
で書込みパルス発生回路１からの書込みパルスと、初期
化パルス１００を遅延回路２６で予め設定した時間遅延
した信号との論理和演算を行い、その演算結果を信号保
持パルス１１４として信号保持並列／直列変換部１０に
出力している。
【００１５】信号固定回路３は通常動作時に入力信号１
０１をそのまま信号保持部４〜６に出力し、初期化パル
ス１００が入力されると入力信号１０１を一時的に初期
値に固定して信号保持部４〜６に出力する。
０１をそのまま信号保持部４〜６に出力し、初期化パル
ス１００が入力されると入力信号１０１を一時的に初期
値に固定して信号保持部４〜６に出力する。
【００１６】また、信号固定回路８は通常動作時に信号
処理回路７で処理された信号をそのまま信号保持部９に
出力し、初期化パルス１００が入力されると信号処理回
路７で処理された信号を一時的に初期値に固定して信号
保持部９に出力する。信号処理回路７は信号保持部４，
５からの信号を基に所定の処理を行い、その処理結果を
信号固定回路８に出力する。
処理回路７で処理された信号をそのまま信号保持部９に
出力し、初期化パルス１００が入力されると信号処理回
路７で処理された信号を一時的に初期値に固定して信号
保持部９に出力する。信号処理回路７は信号保持部４，
５からの信号を基に所定の処理を行い、その処理結果を
信号固定回路８に出力する。
【００１７】信号保持部４〜６は信号固定回路３からの
信号を分配回路２からの信号保持パルス１１１〜１１３
に応答して保持する。信号保持部４，５は保持した信号
を次段の回路に出力し、信号保持部６は保持した信号を
入力信号監視信号１０４として出力する。
信号を分配回路２からの信号保持パルス１１１〜１１３
に応答して保持する。信号保持部４，５は保持した信号
を次段の回路に出力し、信号保持部６は保持した信号を
入力信号監視信号１０４として出力する。
【００１８】また、信号保持部９は信号固定回路８から
の信号を分配回路２からの信号保持パルス１１５に応答
して保持し、その保持した信号を処理信号１０２として
出力する。
の信号を分配回路２からの信号保持パルス１１５に応答
して保持し、その保持した信号を処理信号１０２として
出力する。
【００１９】信号保持並列／直列変換部１０は信号保持
部５からの信号を分配回路２からの信号保持パルス１１
４に応答して保持し、保持した信号を並列／直列変換し
て直列信号１０３として出力する。
部５からの信号を分配回路２からの信号保持パルス１１
４に応答して保持し、保持した信号を並列／直列変換し
て直列信号１０３として出力する。
【００２０】初期化パルス１００が入力されると、信号
固定回路３，８は入力した信号を初期値に固定して信号
保持部４〜６，９に夫々出力する。同時に、分配回路２
は初期化パルス１００が入力されると、信号保持パルス
１１１〜１１５を信号保持部４〜６，９及び信号保持並
列／直列変換部１０に各々の初期化タイミングにあわせ
て出力する。
固定回路３，８は入力した信号を初期値に固定して信号
保持部４〜６，９に夫々出力する。同時に、分配回路２
は初期化パルス１００が入力されると、信号保持パルス
１１１〜１１５を信号保持部４〜６，９及び信号保持並
列／直列変換部１０に各々の初期化タイミングにあわせ
て出力する。
【００２１】これによって、信号保持部４〜６，９には
信号固定回路３，８で固定された初期値が信号保持パル
ス１１１〜１１３，１１５に応答して保持されるので、
信号保持部４〜６，９の初期化が実行される。
信号固定回路３，８で固定された初期値が信号保持パル
ス１１１〜１１３，１１５に応答して保持されるので、
信号保持部４〜６，９の初期化が実行される。
【００２２】また、信号保持並列／直列変換部１０には
初期化された信号保持部４からの信号が信号保持パルス
１１４に応答して保持されるので、信号保持並列／直列
変換部１０の初期化が実行される。
初期化された信号保持部４からの信号が信号保持パルス
１１４に応答して保持されるので、信号保持並列／直列
変換部１０の初期化が実行される。
【００２３】図２は図１の信号固定回路３の構成を示す
ブロック図である。図において、信号固定回路３のイン
バータ３１は初期化パルス１００を反転して遅延回路３
２及びアンドゲート３３とに夫々出力する。
ブロック図である。図において、信号固定回路３のイン
バータ３１は初期化パルス１００を反転して遅延回路３
２及びアンドゲート３３とに夫々出力する。
【００２４】遅延回路３２はインバータ３１の反転出力
を所定量遅延してアンドゲート３３に出力する。アンド
ゲート３３はインバータ３１の反転出力と遅延回路３２
の遅延出力との論理積演算を行い、その演算結果を信号
固定パルス１３１としてアンドゲート３４〜３６に夫々
出力する。
を所定量遅延してアンドゲート３３に出力する。アンド
ゲート３３はインバータ３１の反転出力と遅延回路３２
の遅延出力との論理積演算を行い、その演算結果を信号
固定パルス１３１としてアンドゲート３４〜３６に夫々
出力する。
【００２５】アンドゲート３４〜３６は入力信号１０１
とアンドゲート３３からの信号固定パルス１３１との論
理積演算を行い、その演算結果を信号保持部４に出力す
る。信号保持部４はオアゲート２１で初期化パルス１０
０と書込みパルス１２１とから生成された信号保持パル
ス１１１に応答して、アンドゲート３４〜３６各々の出
力を保持する。
とアンドゲート３３からの信号固定パルス１３１との論
理積演算を行い、その演算結果を信号保持部４に出力す
る。信号保持部４はオアゲート２１で初期化パルス１０
０と書込みパルス１２１とから生成された信号保持パル
ス１１１に応答して、アンドゲート３４〜３６各々の出
力を保持する。
【００２６】通常、信号固定回路３には初期化パルス１
００として“０”が入力されるので、アンドゲート３３
からの信号固定パルス１３１が“１”となり、アンドゲ
ート３４〜３６からは入力信号１０１がそのまま信号保
持部４に出力される。
００として“０”が入力されるので、アンドゲート３３
からの信号固定パルス１３１が“１”となり、アンドゲ
ート３４〜３６からは入力信号１０１がそのまま信号保
持部４に出力される。
【００２７】一方、信号固定回路３に初期化パルス１０
０が入力されると、アンドゲート３３からの信号固定パ
ルス１３１が“０”となるので、入力信号１０１がアン
ドゲート３４〜３６によって初期値“０”に固定され
る。
０が入力されると、アンドゲート３３からの信号固定パ
ルス１３１が“０”となるので、入力信号１０１がアン
ドゲート３４〜３６によって初期値“０”に固定され
る。
【００２８】これによって、アンドゲート３４〜３６か
らは初期値“０”が信号保持部４に出力されるので、信
号保持部４にはオアゲート２１からの信号保持パルス１
１１に応答して初期値“０”が保持され、信号保持部４
の初期化が実行される。
らは初期値“０”が信号保持部４に出力されるので、信
号保持部４にはオアゲート２１からの信号保持パルス１
１１に応答して初期値“０”が保持され、信号保持部４
の初期化が実行される。
【００２９】尚、図示していないが、信号固定回路８も
上記の信号固定回路３の構成と同様の構成となってお
り、その動作も信号固定回路３の動作と同様である。
上記の信号固定回路３の構成と同様の構成となってお
り、その動作も信号固定回路３の動作と同様である。
【００３０】図３は本発明の一実施例の処理動作を示す
タイムチャートである。これら図１〜図３を用いて本発
明の一実施例の動作について説明する。ここで、入力信
号１０１としては図３に示すように、データａ，ｂ，
ｃ，……，ｉが順次入力されているものとする。
タイムチャートである。これら図１〜図３を用いて本発
明の一実施例の動作について説明する。ここで、入力信
号１０１としては図３に示すように、データａ，ｂ，
ｃ，……，ｉが順次入力されているものとする。
【００３１】入力信号１０１としてデータａが入力され
るときに書込みパルス１１１が入力されると、オアゲー
ト２１から信号保持部４に信号保持パルス１１１が出力
される。これによって、データａが信号保持部４に保持
され、信号保持部４からの信号保持部出力１４０として
データａが出力される。
るときに書込みパルス１１１が入力されると、オアゲー
ト２１から信号保持部４に信号保持パルス１１１が出力
される。これによって、データａが信号保持部４に保持
され、信号保持部４からの信号保持部出力１４０として
データａが出力される。
【００３２】この状態で初期化パルス１００が入力され
ると、信号固定回路３のアンドゲート３３からの信号固
定パルス１３１が“１”から“０”に変化し、信号保持
部４には初期値が出力される。ここで、信号固定パルス
１３１は信号固定回路３の遅延回路３２の遅延時間だけ
“０”が維持される。
ると、信号固定回路３のアンドゲート３３からの信号固
定パルス１３１が“１”から“０”に変化し、信号保持
部４には初期値が出力される。ここで、信号固定パルス
１３１は信号固定回路３の遅延回路３２の遅延時間だけ
“０”が維持される。
【００３３】このとき同時に、初期化パルス１００に応
答してオアゲート２１から信号保持部４に信号保持パル
ス１１１が出力されるので、信号保持部４には初期値が
保持される。信号保持部４には次の書込みパルス１１１
が入力されるまでの間（初期化有効期間）、そのときの
初期値が保持される。
答してオアゲート２１から信号保持部４に信号保持パル
ス１１１が出力されるので、信号保持部４には初期値が
保持される。信号保持部４には次の書込みパルス１１１
が入力されるまでの間（初期化有効期間）、そのときの
初期値が保持される。
【００３４】このように、信号固定回路３，８を同一の
信号入力線が信号保持部４〜６，９及び信号保持並列／
直列変換部１０各々に分岐される直前に配設し、この信
号固定回路３，８で固定された初期値を分配回路２から
信号保持部４〜６，９及び信号保持並列／直列変換部１
０各々に対応する初期化タイミングで分配される初期化
パルスに応答して信号保持部４〜６，９及び信号保持並
列／直列変換部１０各々に書込むことによって、信号保
持部４〜６，９及び信号保持並列／直列変換部１０各々
の初期化を確実に行うことができるので、従来独立して
信号保持部及び信号保持並列／直列変換部に設けられて
いた初期化回路を不要とすることができる。
信号入力線が信号保持部４〜６，９及び信号保持並列／
直列変換部１０各々に分岐される直前に配設し、この信
号固定回路３，８で固定された初期値を分配回路２から
信号保持部４〜６，９及び信号保持並列／直列変換部１
０各々に対応する初期化タイミングで分配される初期化
パルスに応答して信号保持部４〜６，９及び信号保持並
列／直列変換部１０各々に書込むことによって、信号保
持部４〜６，９及び信号保持並列／直列変換部１０各々
の初期化を確実に行うことができるので、従来独立して
信号保持部及び信号保持並列／直列変換部に設けられて
いた初期化回路を不要とすることができる。
【００３５】よって、回路規模を縮小し、回路検証等に
要する時間を短縮することができる。また、チップ面積
を縮小することができるので、価格を引き下げることが
できるとともに、消費電力を削減することができる。
要する時間を短縮することができる。また、チップ面積
を縮小することができるので、価格を引き下げることが
できるとともに、消費電力を削減することができる。
【００３６】
【発明の効果】以上説明したように本発明によれば、初
期化時に同一の信号入力線が複数の信号保持手段各々に
分岐される直前で当該信号入力線のデータを初期化デー
タに固定し、この初期化時に入力される初期化パルスを
複数の保持手段各々に対応する初期化タイミングで分配
することによって、回路規模を縮小することができ、価
格や回路検証等に要する時間、及び消費電力各々の低減
を図ることができるという効果がある。
期化時に同一の信号入力線が複数の信号保持手段各々に
分岐される直前で当該信号入力線のデータを初期化デー
タに固定し、この初期化時に入力される初期化パルスを
複数の保持手段各々に対応する初期化タイミングで分配
することによって、回路規模を縮小することができ、価
格や回路検証等に要する時間、及び消費電力各々の低減
を図ることができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１の信号固定回路の構成を示すブロック図で
ある。
ある。
【図３】本発明の一実施例の動作を示すタイムチャート
である。
である。
【図４】従来例の構成を示すブロック図である。
２ 分配回路 ３，８ 信号固定回路 ４〜６，９ 信号保持部 １０ 信号保持並列／直列変換部 ２１〜２５ オアゲート ２６ 遅延回路 ３１ インバータ ３２ 遅延回路 ３３〜３６ アンドゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/24 H03K 3/282 H03K 3/353 H03K 17/22 H03K 19/00 H03K 19/20 H03M 9/00
Claims (2)
- 【請求項１】 信号入力線を共有する複数の信号保持手
段を含む大規模集積回路の内部初期化回路であって、同
一の信号入力線が前記複数の信号保持手段各々に分岐さ
れる直前に配設されかつ前記複数の信号保持手段の初期
化時に前記信号入力線のデータを初期化データに固定す
る信号固定手段と、前記複数の信号保持手段の初期化時
に入力される初期化パルスを前記複数の保持手段各々に
対応する初期化タイミングで分配する分配手段とを有す
ることを特徴とする内部初期化回路。 - 【請求項２】 前記信号固定手段は、前記複数の信号保
持手段各々の信号経路毎に配設されたことを特徴とする
請求項１記載の内部初期化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5204819A JP2984808B2 (ja) | 1993-08-19 | 1993-08-19 | 大規模集積回路の内部初期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5204819A JP2984808B2 (ja) | 1993-08-19 | 1993-08-19 | 大規模集積回路の内部初期化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0756656A JPH0756656A (ja) | 1995-03-03 |
| JP2984808B2 true JP2984808B2 (ja) | 1999-11-29 |
Family
ID=16496912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5204819A Expired - Lifetime JP2984808B2 (ja) | 1993-08-19 | 1993-08-19 | 大規模集積回路の内部初期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2984808B2 (ja) |
-
1993
- 1993-08-19 JP JP5204819A patent/JP2984808B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0756656A (ja) | 1995-03-03 |
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