JP4743456B2 - データ生成装置 - Google Patents

Description

本発明は、データ生成装置に関し、特に高速且つ任意長のデータを生成できるデータ生成装置に関する。

信号発生装置は、ユーザが所望する波形データをメモリ等の記憶装置に予め記憶し、その波形データをデジタル・アナログ変換することにより、アナログ電気信号として出力できる装置である。これは、いくつかの用途で利用可能である。その１つは、開発中の電子装置において、未完成の回路が出力するはずの信号を信号発生装置から出力させ、未完成回路の後段の回路が正常に動作するか否か確認する用途である。別の用途としては、意図的にジッタや歪みのある信号を出力させ、被測定回路のジッタ等に対する耐性を試験するといったことにも利用される。更には、PCI Express等の高速シリアル・インタフェースにおいて、その伝送路の特性を調べるため、試験に適した波形パターンの信号を出力し、被試験伝送路の出力をオシロスコープで受けて、そのアイパターンを観測するといった用途にも利用される。こうした信号発生装置としては、例えば、米国テクトロニクス社製ＡＷＧ７０００Ｂシリーズ型シグナル・ジェネレータが知られている。

図１は、信号発生装置のブロック図である。ＣＰＵ（中央演算装置）１０は、ハードディスク・ドライブ装置（ＨＤＤ）１４に記憶されたプログラムに従って装置全体の動作を制御する。また、ＨＤＤ１４は、常時には使用しないデータを大量に保存するためにも利用される。ＲＡＭなどが用いられるメモリ１２は、ＨＤＤ１４からのプログラムを読み込み、ＣＰＵ１０との間でデータ交換しながら一時的な作業の処理をするのに利用される。ユーザは、キー、ノブ等で構成される操作手段２４を用いて、信号発生装置に必要な設定を行う。表示装置２２は、信号パターンに関する情報やユーザが設定に必要となる情報を提供する。外部表示出力回路２０は、ビデオ出力を供給する回路で、これに必要に応じて外部表示装置３２を接続すれば、本体の表示装置２２とあわせて、広い表示領域を提供できる。信号発生回路１６は、ユーザが所望するパターンの信号を発生させる回路である。この例では、２チャンネルの出力端子があり、また、トリガ信号、イベント信号の入力端子を有し、これら信号に応じた条件付動作が可能となっている。入出力ポート２８は、例えば、外付けキーボード２９やマウス３０等のポインティング・デバイスの接続に利用される。これら外付けキーボード２９やマウス３０も、信号発生装置の操作手段として機能する。これらの回路は、バス１８によって相互に接続される。更に信号発生装置のバス１８上にＬＡＮ（ローカルエリアネットワーク）インターフェース２６を設けて、これを介して外部のパソコン３４と接続しても良い。外部のパソコン３４を用いることで、信号発生装置を外部からリモート制御し、所望の動作をさせることができる。

図２は、従来の信号発生回路のブロック図である。ここでは簡単のため、出力が１チャンネルの例を示すが、２チャンネルでも動作は同様である。基準クロック生成回路５２は、デジタル・アナログ変換回路（ＤＡＣ）４８の動作の基準となる基準クロックを生成する。この基準クロックは、ＤＡＣ４８が出力するアナログ電気信号の元となるサンプル点のタイミングを決める。そのため、信号発生装置では、基準クロックをサンプリング・クロックとも呼ぶ。分周回路５０は、基準クロックを分周比ｎで分周することで、基準クロックに同期しつつ、クロック周波数がｎ分の１になった分周クロックを生成する。この分周クロックは、並列データである波形データを波形メモリ４６から読み出すタイミングを決める。

波形メモリ４４は、例えば、ＳＲＡＭなどの比較的動作の高速なメモリであり、波形データを並列データとして記憶している。ここでは、並列データのビット数をｍ（ｍは自然数）とする。シーケンス・メモリ４０は、読み出す波形データのシーケンス（出力順序）情報を記憶する。シーケンサ４２は、シーケンス情報からアドレスを生成して波形メモリ４４に供給する。波形メモリ４４は、波形データをｍビット並列データとして供給し、パラレル・シリアル（並直列）変換回路４６に供給する。

パラレル・シリアル変換回路４６は、分周クロックに従って波形データを受け、ｍビットの並列データをｍよりも小さいビット数（この例ではＫビット）の並列データに変換し、基準クロックに従って出力する。ここで、ｍ＝Ｋｘｎ（ｎは自然数）の関係があるとする。これによって、ビット数は減少するものの、波形データを読み出しに使用する分周クロックよりも、ｎ倍高速な基準クロックに従うデータが生成される。現状では、メモリの読み出し速度は、そのままではＤＡＣ４８から出力を希望する高周波数のアナログ信号の形成には充分ではない。しかし、パラレル・シリアル変換回路４６でデータを加速することで、充分なデータ速度を得ることができる。ＤＡＣ４８は、このＫビットの並列データをデジタル・アナログ変換してアナログ電気信号を生成する。そして、周知の如く、ＤＡＣの出力信号をローパス・フィルタ（図示せず）を通すことで、滑らかなアナログ電気信号とすることができる。なお、以下では、並列データの１個を１ワードとも呼ぶ。

米国特許出願公開第２００６／０１５５８９８号明細書

上述したデータ加速のおける問題は、波形メモリから読み出す波形データのデータ数が、ｍの整数倍に限られるので、ＤＡＣ４８が受ける並列データを任意の長さ（任意のワード長）にできないことである。例えば、ｍを６４、Ｋを１０として、６４ビットの並列データを１０個読み出すと、データ数は６４０個であるから、パラレル・シリアル変換によって、６４個（６４ワード）の１０ビット並列データに変換できる。しかし、６４ビットの並列データを９個読み出した場合、データ数が５７４個なので、１０ビット並列データに変換しようとしても、５７個の１０ビット並列データと、１０ビットに満たない４個の半端なデータとなってしまう。

米国特許出願公開第２００６／０１５５８９８号明細書は、上述の問題を解決する１つの発明を開示している。この発明では、データを記憶するメモリが４又は５ビットが有効な５ビット並列データと、有効なビット数を示すビット幅識別信号をＦＩＦＯ（先入れ先出しメモリ）に供給する。ＦＩＦＯは、ビット幅識別信号を利用して、有効なデータのみから構成される４ビット並列データを出力し、これが並直列変換される。４又は５ビットが有効な並列データの組み合わせによって、任意の長さのデータ列を実現している。

ところで、高速シリアル・インタフェースの特性試験に代表されるように、信号発生装置には、益々高い周波数の信号を出力可能とすることが望まれている。同時に、大容量の波形データを出力でき、安価であることも望まれている。そこで、波形メモリとして高価なＳＲＡＭではなく、ＤＤＲ３ ＳＤＲＡＭ等を使用して比較的安価に大容量を実現することが考えられる。また、専用のＡＳＩＣを用いず、ＦＰＧＡを使うことで安価に実現することも望まれる。

本発明は、Ｍビットの並列データから構成されるデータ列をデータ列記憶手段から読み出し、Ｍより小さいＫビットの並列データに変換するデータ生成装置に関する。Ｍには、例えば、４８０など、従来よりも大幅に大きな値の設定を可能にすると同時に、生成されるＫビット並列データを任意の個数（任意のワード長）にできる。本発明は、データ列記憶手段として、例えば、ＤＤＲ３ ＳＤＲＡＭのような高速大容量のメモリを利用できるように、その動作特性を考慮したものとなっている。即ち、ＤＤＲ３ ＳＤＲＡＭの場合では、バースト長が８のため、複数のＤＤＲ３ ＳＤＲＡＭを並列に用いれば、並列データを一度に８個（８クロック分）まで高速に読み出し可能であるが、こうした動作特性を考慮したものとなっている。また、各機能を専用のＡＳＩＣを製造しなくとも、ＦＰＧＡを用いて比較的低速ながら安価に実現できるように、その動作特性に適した処理を行う。

本発明のデータ生成装置は、次の要素を具えている。データ列記憶手段は、Ｍ（Ｍは自然数）ビットの複数の並列データから構成されるデータ列を記憶する。シーケンス記憶手段は、データ列のアドレス情報と、データ列中の最後のデータからいくつのデータを破棄するかを示すデータ破棄情報とを記憶する。シーケンス制御手段は、アドレス情報をデータ列記憶手段に供給してデータ列を読み出すと共に、読み出されたデータ列に対応するデータ破棄情報を供給する。データ・シフト手段は、データ列中のデータをデータ・シフトする手段であって、データ破棄情報に基づくデータ廃棄又はデータ・シフトによってデータ列の最後の並列データの有効なビット数がＭ−Ｊ（Ｊは自然数）となる場合に、そのデータ列の次のデータ列中のデータをＪビットだけシフトする。データ・シフト制御手段は、データ・シフト及びデータ破棄情報に基づいてデータ列中のデータの有効又は無効を示すデータ・イネーブルを生成する。データ列結合手段は、データ・イネーブルを用いて、データ・シフト手段からの複数のデータ列の有効なデータを結合する。並直列変換手段は、結合されたデータ列中の並列データのビット数を減少させる。

本発明のデータ生成装置は、複数のバッファ手段と、データ時間軸制御手段とを更に具えるようにしても良い。このとき、シーケンス記憶手段は、並列データ単位でデータ列の開始及び終了を示すデータ列開始情報及びデータ列終了情報を更に記憶している。データ・シフト制御手段は、データ破棄情報に基づくデータ廃棄又はデータ・シフトによってデータ列の最後の並列データの有効なビット数がＭ−Ｊ（Ｊは自然数）となる場合に、データ列終了情報の位置を最後の並列データより前の位置にシフトする。複数のバッファ手段は、データ・シフト手段が出力するデータ列並びにデータ列開始情報及びデータ列終了情報をそれぞれ順次受けて順次出力する。データ時間軸制御手段は、複数のバッファ手段が出力するデータ列終了情報を検出すると、読み出し対象のバッファ手段を切り替えて次のデータ列を読み出し、データ列の最後の並列データと、次のデータ列の最初の並列データの時間軸上の位置を一致させる制御を行う。

本発明の目的、効果及び新規な点は、以下の詳細な説明を特許請求の範囲及び図面と合わせて読むことによって明らかとなろう。

信号発生装置全体のブロック図である。 従来の信号発生回路のブロック図である。 本発明の実施に適した信号発生回路のブロック図である。 バレル・シフタのブロック図である。 バレル・シフタにおける動作を説明する図である。 隣り合うデータ列におけるデータ・シフトの動作を説明する図である。 ＦＩＦＯに入力前と出力後におけるデータ列間の時間軸関係を説明する図である。 データ列の結合処理を説明する図である。

以下では、本発明の好ましい実施形態に言及し、実施形態の例を図面に記載する。これら図面は説明上記載したもので、本発明を限定するものではない。本発明は、おおよそこれら実施形態に沿って記述されるが、本発明の本質はこれら実施形態に限定されるものではない。

図３は、本発明によるデータ生成装置を用いた信号発生回路のブロック図である。このデータ生成装置は、ユーザが所望する任意のワード長を有する高速な並列データをＤＡＣ７６に供給する。基準クロック生成回路８２は、図２の場合と同様にＤＡＣ７６の動作の基準となる基準クロックを生成する。分周回路８０は、基準クロックを分周比Ｎで分周することで、基準クロックに同期しつつ、クロック周波数がＮ分の１になった分周クロックを生成する。分周クロックは、ここで説明の都合上、第２クロックと呼ぶことにする。

第１クロック生成回路７８は、第２クロックよりも周波数が高い第１クロックを生成する。後述のようにバレル・シフタ６８は、第２クロックよりも高速な第１クロックに従ってデ―タ・シフト処理を行うことにより、第２クロックに従う場合に比較し、処理時間に余裕を持つことができる。

波形メモリ６６は、例えば、ＤＤＲ３ ＳＤＲＡＭのような大容量のＤＲＡＭを複数並列に用いることで、並列データを出力できる。ＤＤＲ３ ＳＤＲＡＭの場合では、バースト長が８のため、第１クロックの８クロックの間に並列データを８個まで、バースト動作でまとめて読み出しできる。このバースト動作で読み出される並列データのグループを、以下ではデータ列（Data Stream）と呼ぶことにする。また、並列データのビット数は、Ｍ（Ｍは自然数）とする。Ｍは、例えば、４８０としても良い。波形メモリ６６は複数のデータ列を記憶するが、これらデータ列は、ユーザが周知の波形データ編集ソフトなどを用いて生成しても良い。波形データ編集ソフトウェアとしては、例えば、米国テクトロニクス社製ＡｒｂＥｘｐｒｅｓｓなどが知られている。これによれば、波形データの編集は、信号発生装置本体で行うこともできるが、パソコンで行った後、完成したデータを信号発生装置に送ることもできる。

シーケンス・メモリ６０は、読み出すデータ列のシーケンス情報に加えて、そのデータ列中の最後のデータからいくつのデータを破棄するかを示すデータ破棄情報を記憶する。シーケンス情報には、データの先頭アドレスと、データ長の情報が含まれる。更に、並列データ単位でデータ列の開始及び終了を示すデータ列開始情報（ＳＯＳ：Start of Stream）フラグ及びデータ列終了情報（ＥＯＳ：End of Stream）フラグを更に記憶している（図５左側参照）。

シーケンサ６２は、シーケンス・メモリ６０からのシーケンス情報、データ破棄情報、ＳＯＳフラグ及びＥＯＳフラグを受けて、これらを波形メモリ制御回路６４に供給する。波形メモリ制御回路６４は、シーケンス情報から、バースト単位で波形メモリ６６のアドレスを生成することで、波形メモリ６６からデータ列を読み出すと共に、読み出されたデータ列に対応するデータ破棄情報、ＳＯＳフラグ及びＥＯＳフラグをバレル・シフタ６８に供給する。このように、シーケンサ６２及び波形メモリ制御回路６４は、シーケンス制御手段として機能するもので、ＤＤＲ ＳＤＲＡＭのバースト動作に対応している。

図４は、バレル・シフタ６８のブロック図である。第１及び第２レジスタ１０２及び１０４は、第１クロックに従って波形メモリ制御回路６４からのＭビット並列データを順次受ける。よって、第１及び第２レジスタ１０２及び１０４内に保持される並列データ間は、１クロック分の時間差がある。第１及び第２シフタ１０６及び１０８は、第１及び第２レジスタ１０２及び１０４のそれぞれからＭビット並列データを受け、これら２Ｍビットのデータから、データ・シフト制御回路１００からのデータ・シフト情報に従ってＭビットを選択し、Ｍビット並列データとして出力する。このとき、第１及び第２シフタ１０６及び１０８は、図５に示すように、交互にデータ列を出力する。

図６は、第１及び第２シフタ１０６及び１０８で行われるデータ・シフト動作の説明する図である。Ｍは、例として４８０としている。ここでは、データ列８が第１シフタ１０６から出力され、その次にデータ列９が第２シフタ１０８から出力されるものする。このとき、データ列８について、データ破棄情報に従い、最後の並列データが最上位の１ビットのみを残し、他のデータは破棄されるものとする。この場合、データ・シフト制御回路１００は、第２シフタ１０８に１データ・シフトするよう指示するシフト情報を供給する。すると、第２シフタ１０８は、第２レジスタから受けた並列データの最下位ビットのデータと、第１レジスタから受けた並列データの最下位ビットを除いた４７９個のデータ（斜線で示す）を選択し、４８０ビットの並列データとすることで、データ・シフトを行う。このように、データ列の最後の並列データがＭ−Ｊ（Ｊは自然数）のときには、その次のデータ列のデータに対して、Ｊ個分のデータだけデータ・シフトを行う。

データ・シフト制御回路１００は、データ破棄情報を受け、これに基づいて第１及び第２シフタ１０６及び１０８に供給する第１及び第２データ・シフト情報を求める。また、ＳＯＳフラグ及びＥＯＳフラグを受けて、ＥＯＳフラグが来る度に、第１及び第２ＦＩＦＯのどちらをライト・イネーブルとするかを指示すべく、ライト・イネーブル信号を出力する。データ・シフト量及びデータ破棄情報に応じて、その次に供給すべきデータ・シフト情報が変化するので、次に使用するデータ・シフト情報は、定まった時点でレジスタ１０１に保持される。更に、データ・シフト量及びデータ破棄情報に応じて、各データ列のデータ・イネーブル情報を生成し、ＳＯＳフラグ及びＥＯＳフラグと共に、対応するデータ列と一緒にＦＩＦＯに供給する。このとき、データ・シフト又はデータ破棄によって、最後の並列データがＭビットより少なくなったときに、ＥＯＳフラグが最後の並列データと同じ時間軸上にある場合には、１クロック以上前の位置にシフト（ＥＯＳシフト）させると良い。このＥＯＳシフト量は、後述するＦＩＦＯからのデータ列読み出す処理において、ＦＩＦＯが必要とする時間に応じて定める。

図７は、ＦＩＦＯに入力前と出力後におけるデータ列間の時間軸関係を説明する図である。第１及び第２ＦＩＦＯ７０１及び７０２は、非同期ＦＩＦＯであり、データ列を第１クロックに従って受けて、第２クロックに従って出力する。第１及び第２ＦＩＦＯ７０１及び７０２の入力ポートには、周知の如く、ＦＩＦＯフル信号が用意され、ＦＩＦＯに空きがあるか否かをデータ・シフト制御回路１００に知らせることができる。図７に示すように、第１及び第２ＦＩＦＯ７０１及び７０２へ書き込まれる前は、波形メモリの読み出し特性などのため、データ列間の時間軸は必ずしも合致していない。第１及び第２ＦＩＦＯ７０１及び７０２の一方からデータ列と共にＥＯＳフラグが出てくると、それに応じて他方のＦＩＦＯに対する読み出し処理が開始される。これによって、最後の並列データがＭ−Ｊビットのデータ列の場合は、最後の並列データと、その次のデータ列の最初の並列データの時間軸上の位置が合致する。また、最後の並列データがＭビットのデータ列の場合は、最後の並列データの次のクロックの位置に、その次のデータ列の最初の並列データが来るように時間位置が調整される。

上述の例では、バレル・シフタ６８として、２つの第１及び第２シフタ１０６及び１０８を用いてデータ・シフトを行い、結果として任意数のデータを破棄している。もし波形メモリ制御回路６４をＡＳＩＣで実現した場合には、高速動作が可能なため、波形メモリ制御回路６４での処理だけで任意数のデータを破棄可能である。しかし、波形メモリ制御回路６４をＦＰＧＡで安価に実現しようとする場合、任意数のデータを破棄するには処理速度が不足する。そこで、バレル・シフタ６８及びＦＩＦＯ７０において、データ列を２つのパスで処理すると共に、データ破棄情報、ＳＯＳフラグ、ＥＯＳフラグを用いた処理によって、ＦＰＧＡのハードウェア処理速度が遅くても、任意数のデータを破棄可能とし、また後述の結合処理を可能にしている。なお、上述の例ではパスが２つとしたが、３つ以上としても良い。

結合回路７２は、時間軸上の位置が調整されたデータ列を第１及び第２ＦＩＦＯから受けて、これらを結合し、有効なデータのみからなる並列データを生成する。図８は、結合回路７２における結合処理を示す図である。簡単のため、並列データのビット幅を小さくして描いている。図８Ａにおいて、データ・イネーブル部分は、並列データと対応し、０が破棄するデータを示し、１が有効なデータを示す。図８Ｂに示すように、結合回路７２は、データ・イネーブルと並列データを論理積（ＡＮＤ）演算することによって、破棄するデータを０にする。この処理の後は、データ・イネーブルは不要となる。第１及び第２ＦＩＦＯから受けた並列データの両方について、図８Ｂに示す論理積演算処理を行った後、図８Ｃに示すように、これらを論理和（ＯＲ）演算し、図８Ｄに示すように有効な並列データのみからなる結合された並列データを生成する。

パラレル・シリアル（並直列）変換回路７４は、結合回路７２からのＭビット並列データを受けて、Ｍより小さいＫビットの並列データに変換する。なお、Ｍ＝ＫｘＮの関係がある。上述したデータ生成装置によれば、波形メモリ６６から読み出されるのは、Ｍビットの並列データであるが、これらに含まれる有効なデータ数は、Ｍの整数倍に制限されず、Ｋの整数倍とすることができる。よって、任意のワード長のＫビット並列データを生成できる。なお、Ｋを１とすれば、任意の長さのシリアル・データ・パターンを生成できることにも注意されたい。

デジタル・アナログ変換回路（ＤＡＣ）７６は、Ｋビット並列データをデジタル・アナログ変換し、アナログ電気信号を生成する。なお、周知の如く、ＤＡＣの出力信号をローパス・フィルタに通すことで、滑らかなアナログ電気信号とすることができる。

以上、本発明について明確に理解できるよう詳細に記述してきた。しかし、これらは開示したそのままの通りに本発明を限定するものではない。

６０ シーケンス・メモリ
６２ シーケンサ
６４ 波形メモリ制御回路
６６ 波形メモリ
６８ バレル・シフタ
７０ ＦＩＦＯ
７２ データ列結合回路
７４ パラレル・シリアル（並直列）変換回路
７６ デジタル・アナログ変換回路
７８ 第１クロック生成回路
８０ 分周回路
８２ 基準クロック生成回路
７０１ 第１ＦＩＦＯ
７０２ 第２ＦＩＦＯ

Claims (2)

1. Ｍ（Ｍは自然数）ビットの複数の並列データから構成されるデータ列を記憶するデータ列記憶手段と、
   上記データ列のシーケンス情報と、上記データ列中の最後のデータからいくつのデータを破棄するかを示すデータ破棄情報とを記憶するシーケンス記憶手段と、
   上記シーケンス情報からアドレス情報を生成して上記データ列記憶手段に供給することで上記データ列を読み出すと共に、読み出された上記データ列に対応する上記データ破棄情報を供給するシーケンス制御手段と、
   上記データ列中のデータをデータ・シフトする手段であって、上記データ破棄情報に基づくデータ廃棄又は上記データ・シフトによって上記データ列の最後の並列データの有効なビット数がＭ−Ｊ（Ｊは自然数）となる場合に、上記データ列の次のデータ列中のデータをＪビットだけシフトするデータ・シフト手段と、
   上記データ・シフト及び上記データ破棄情報に基づいて上記データ列中のデータの有効又は無効を示すデータ・イネーブルを生成するデータ・シフト制御手段と、
   上記データ・イネーブルを用いて、上記データ・シフト手段からの複数の上記データ列の有効なデータを結合するデータ列結合手段と、
   結合された上記データ列中の上記並列データのビット数を減少させる並直列変換手段と
   を具えるデータ生成装置。
2. 複数のバッファ手段と、
   データ時間軸制御手段とを更に具え、
   上記シーケンス記憶手段は、上記並列データ単位で上記データ列の開始及び終了を示すデータ列開始情報及びデータ列終了情報を更に記憶し、
   上記データ・シフト制御手段は、上記データ破棄情報に基づくデータ廃棄又は上記データ・シフトによって上記データ列の最後の並列データの有効なビット数がＭ−Ｊ（Ｊは自然数）となる場合に、上記データ列終了情報の位置を上記最後の並列データより前の位置にシフトし、
   上記複数のバッファ手段は、上記データ・シフト手段が出力する上記データ列並びに上記データ列開始情報及び上記データ列終了情報をそれぞれ順次受けて順次出力し、
   上記データ時間軸制御手段は、複数の上記バッファ手段が出力する上記データ列終了情報を検出すると、読み出し対象の上記バッファ手段を切り替えて次のデータ列を読み出し、上記データ列の最後の並列データと、上記次のデータ列の最初の並列データの時間軸上の位置を一致させる制御を行う
   ことを特徴とする請求項１記載のデータ生成装置。

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