KR20220099639A - Dbi 회로 및 그것을 포함하는 메모리 장치 - Google Patents

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박용상
김대우
임민수
서영득
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Abstract

DBI 회로는 메모리 셀 영역으로부터 리드된 리드 데이터 및 데이터 라인으로부터 이전에 출력된 이전 데이터를 조합하여 제1 조합 데이터를 생성하고, 상기 제1 조합 데이터 및 상기 이전 데이터를 비교한 결과에 따라 상기 제1 조합 데이터를 선택적으로 반전하여 제2 조합 데이터를 생성하도록 구성된 제1 처리부; 및 상기 제2 조합 데이터 및 상기 이전 데이터를 조합하여 상기 데이터 라인으로부터 출력될 데이터를 생성하도록 구성된 제2 처리부를 포함하되, 상기 제2 처리부는 상기 데이터에서 불필요한 비트 위치들의 비트들을 상기 이전 데이터에서 상기 불필요한 비트 위치들의 비트들과 동일하게 생성한다.

Description

DBI 회로 및 그것을 포함하는 메모리 장치{DBI CIRCUIT AND MEMORY DEVICE INCLUDING THE SAME}
본 발명은 DBI 회로에 관한 것으로, 더욱 상세하게는 메모리 장치의 DBI 회로에 관한 것이다.
메모리 장치는 리드 동작을 효율적으로 수행하기 위해 DBI 기능을 지원할 수 있다. DBI 기능을 통해 데이터는 보다 낮은 전력을 소모하면서 안정적으로 전송될 수 있다.
HBM(High-Bandwidth Memory)은 낮은 전력 소비를 통해 짧은 레이턴시로 높은 대역폭을 제공하므로 다양한 시스템들에서 사용될 수 있다. HBM은 DBI 기능을 통해 보다 더 향상된 성능으로 동작할 수 있다.
본 발명의 실시 예는 전력 소모량을 최소화할 수 있는 DBI 회로 및 그것을 포함하는 메모리 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 DBI 회로는 메모리 셀 영역으로부터 리드된 리드 데이터 및 데이터 라인으로부터 이전에 출력된 이전 데이터를 조합하여 제1 조합 데이터를 생성하고, 상기 제1 조합 데이터 및 상기 이전 데이터를 비교한 결과에 따라 상기 제1 조합 데이터를 선택적으로 반전하여 제2 조합 데이터를 생성하도록 구성된 제1 처리부; 및 상기 제2 조합 데이터 및 상기 이전 데이터를 조합하여 상기 데이터 라인으로부터 출력될 데이터를 생성하도록 구성된 제2 처리부를 포함하되, 상기 제2 처리부는 상기 데이터에서 불필요한 비트 위치들의 비트들을 상기 이전 데이터에서 상기 불필요한 비트 위치들의 비트들과 동일하게 생성할 수 있다.
본 발명의 실시 예에 따른 DBI 회로는 메모리 셀 영역으로부터 리드된 리드 데이터 및 데이터 라인으로부터 이전에 출력된 이전 데이터를 조합하여 제1 조합 데이터를 생성하고, 상기 제1 조합 데이터 및 상기 이전 데이터를 비교한 결과에 따라 상기 제1 조합 데이터를 선택적으로 반전하여 제2 조합 데이터를 생성하도록 구성된 제1 처리부; 및 상기 제2 조합 데이터 및 상기 이전 데이터를 조합하여 상기 데이터 라인으로부터 출력될 데이터를 생성하도록 구성된 제2 처리부를 포함하되, 상기 제1 처리부는 상기 제1 조합 데이터에서 불필요한 비트 위치들의 비트들을 상기 이전 데이터에서 상기 불필요한 비트 위치들의 비트들과 동일하게 생성할 수 있다.
본 발명의 실시 예에 따른 DBI 회로는 메모리 셀 영역으로부터 리드된 리드 데이터 및 데이터 라인으로부터 이전에 출력된 이전 데이터를 조합하여 제1 조합 데이터를 생성하고, 부분 리드 신호에 기반하여 기준 개수를 결정하고, 상기 제1 조합 데이터 및 상기 이전 데이터 간의 전이 개수를 상기 기준 개수와 비교한 결과에 따라 상기 제1 조합 데이터를 반전하여 제2 조합 데이터를 생성하도록 구성된 제1 처리부; 및 상기 제2 조합 데이터 및 상기 이전 데이터를 조합하여 상기 데이터 라인으로부터 출력될 데이터를 생성하도록 구성된 제2 처리부를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는 메모리 셀 영역; 상기 메모리 셀 영역으로부터 리드된 리드 데이터에 기반하여, 데이터 라인을 통해 컨트롤러로 출력될 데이터를 생성하도록 구성된 DBI 회로; 및 상기 컨트롤러로부터 전송된 부분 리드 정보에 기반하여 상기 데이터에서 불필요한 비트 위치들을 나타내는 부분 리드 신호를 상기 DBI 회로로 전송하도록 구성된 주변부를 포함하되, 상기 DBI 회로는, 상기 부분 리드 신호에 기반하여, 상기 리드 데이터 및 상기 데이터 라인을 통해 상기 컨트롤러로 이전에 출력된 이전 데이터를 조합하여 제1 조합 데이터를 생성하고, 상기 제1 조합 데이터 및 상기 이전 데이터를 비교한 결과에 따라 상기 제1 조합 데이터를 선택적으로 반전하여 제2 조합 데이터를 생성하도록 구성된 제1 처리부; 및 상기 부분 리드 신호에 기반하여, 상기 제2 조합 데이터 및 상기 이전 데이터를 조합하여 상기 데이터를 생성하도록 구성된 제2 처리부를 포함할 수 있다.
본 발명의 실시 예에 따른 DBI 회로 및 그것을 포함하는 메모리 장치는 전력 소모량을 최소화할 수 있다.
도1은 본 발명의 실시 예에 따른 메모리 시스템을 도시하는 블록도,
도2는 본 발명의 실시 예에 따라 도1의 DBI 회로를 도시하는 블록도,
도3은 본 발명의 실시 예에 따라 도2의 제1 처리부 및 제2 처리부를 구체적으로 도시한 회로도,
도4는 본 발명의 실시 예에 따라 데이터에서 불필요한 비트들에 따른 기준 개수, 제1 조합 데이터, 및 데이터를 예시적으로 도시한 표,
도5는 본 발명의 실시 예에 따른 도3의 DBI 회로의 제1 처리부 및 제2 처리부의 동작 방법을 도시한 순서도,
도6은 본 발명의 실시 예에 따른 도3의 비교부의 동작 방법을 도시한 순서도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 메모리 시스템(100)을 도시하는 블록도이다.
도1을 참조하면, 메모리 시스템(100)은 컨트롤러(110) 및 메모리 장치(120)를 포함할 수 있다.
컨트롤러(110)는 메모리 장치(120)를 제어함으로써, 메모리 장치(120)에 데이터를 저장하고 메모리 장치(120)로부터 데이터를 리드할 수 있다.
컨트롤러(110)는 메모리 장치(120)가 DBI(Data Bus Inversion) 모드로 동작하도록 제어할 수 있다. 예를 들어, 이러한 예시로 제한되는 것은 아니지만, 컨트롤러(110)는 메모리 장치(120)가 DBI 모드로 동작하도록 메모리 내부의 DBI 인에이블 모드 레지스터(미도시됨)를 설정할 수 있다.
DBI 모드는, 예를 들어, HBM(High Bandwidth Memory)에서 지원 가능한 모드일 수 있다. DBI 모드는, 메모리 장치(120)로부터 현재 출력될 데이터(DQ)와 이전에 출력된 이전 데이터 사이에 데이터 전이(transition)가 최소화되도록, 메모리 장치(120)가 원본 데이터를 그대로 데이터(DQ)로 출력하거나 원본 데이터가 반전된 데이터를 데이터(DQ)로 출력하는 모드일 수 있다. 다시 말해, 메모리 장치(120)는 소정의 DBI 알고리즘에 따라 반전된 데이터를 출력하는 것이 원본 데이터를 그대로 출력하는 것보다 효율적이라고 판단될 때 반전된 데이터를 출력할 수 있다.
메모리 장치(120)는 컨트롤러(110)의 제어에 따라 라이트 동작 및 리드 동작 등을 수행할 수 있다.
또한, 메모리 장치(120)는 컨트롤러(110)의 제어에 따라 DBI 모드로 동작할 수 있다. 메모리 장치(120)는 DBI 모드로 동작할 때, 데이터(DQ)와 DBI 신호(DBI)를 컨트롤러(110)로 전송할 수 있다. DBI 신호(DBI)는, 예를 들어, 인에이블 상태로서 데이터(DQ)가 반전된 원본 데이터임을 나타내고, 디스에이블 상태로서 데이터(DQ)가 원본 데이터임을 나타낼 수 있다. 따라서, 컨트롤러(110)는 DBI 신호(DBI)가 인에이블 상태일 때 데이터(DQ)를 다시 반전시켜 원본 데이터를 복원하여 사용하고, DBI 신호(DBI)가 디스에이블 상태일 때는 데이터(DQ)를 그대로 사용할 수 있다.
메모리 장치(120)는 메모리 셀 영역(121), 주변부(122), 및 DBI 회로(123)를 포함할 수 있다.
메모리 셀 영역(121)은 컨트롤러(110)로부터 전송된 데이터를 저장하기 위한 영역일 수 있다. 메모리 셀 영역(121)은 복수의 메모리 셀들을 포함할 수 있다.
주변부(122)는 컨트롤러(110)의 제어에 따라 메모리 셀 영역(121) 및 DBI 회로(123)를 제어할 수 있다. 구체적으로, 주변부(122)는 컨트롤러(110)의 제어에 따라, 메모리 셀 영역(121)이 데이터를 저장하고 저장된 데이터를 출력하도록 제어할 수 있다. 또한 주변부(122)는 컨트롤러(110)의 제어에 따라, DBI 회로(123)가 메모리 셀 영역(121)으로부터 출력된 데이터를 DBI 알고리즘에 근거하여 처리하도록 제어할 수 있다.
DBI 회로(123)는 주변부(122)의 제어에 따라, 메모리 셀 영역(121)으로부터 출력된 데이터를 처리하여 데이터(DQ) 및 DBI 신호(DBI)를 출력할 수 있다.
한편, 메모리 장치(120)는 설계된 바에 따라 소정 단위(예를 들어, 8비트, 16비트, 또는 32비트 등)로 리드 동작을 수행하여 데이터(DQ)를 컨트롤러(110)로 출력할 수 있다. 몇몇 경우에서, 컨트롤러(110)는 메모리 장치(120)로부터 출력된 소정 단위의 데이터(DQ) 중 일부만 사용할 수 있다. 예를 들어, 컨트롤러(110)는 메모리 장치(120)로부터 출력된 전체 8비트들의 데이터(DQ) 중에서 MSB 4비트들만을 사용할 수 있다. 그렇더라도, 메모리 장치(120)는 소정 단위로만 데이터(DQ)를 출력하기 때문에, 컨트롤러(110)에게 불필요한 나머지 데이터, 예를 들어 전체 8비트들의 데이터(DQ) 중에서 LSB 4비트들은 리드되고 출력되어야만 할 수 있다. 이러한 불필요한 비트들 또는 사용되지 않는 비트들은 불필요한 파워 소비를 유발하면서 출력될 수 있다. 그러나 본 발명의 실시 예에 따르면, 불필요한 비트들에 의한 파워 소비가 최소화될 수 있다.
이를 위해, 우선 컨트롤러(110)는 메모리 장치(120)로 부분 리드 정보(PRI)를 제공할 수 있다. 부분 리드 정보(PRI)는 데이터(DQ) 중에서 불필요한 비트들에 대한 정보, 예를 들어, 불필요한 비트들의 위치들 및/또는 개수를 나타낼 수 있다. 실시 예에 따라, 부분 리드 정보(PRI)는 데이터(DQ) 중에서 불필요한 비트들이 아닌 필요한 비트들의 정보, 예를 들어, 필요한 비트들의 위치들 및/또는 개수를 나타낼 수도 있다.
주변부(122)는 DBI 회로(123)를 제어하기 위해 부분 리드 신호(PRS), 및 DBI 인에이블 신호(ENS)를 DBI 회로(123)로 전송할 수 있다.
주변부(122)는 부분 리드 정보(PRI)에 기반하여 부분 리드 신호(PRS)를 생성할 수 있다. 주변부(122)는 데이터(DQ)에서 불필요한 비트들에 대한 정보(예를 들어, 불필요한 비트들의 위치들 및/또는 개수)를 부분 리드 신호(PRS)로 생성할 수 있다. 또는 주변부(122)는 데이터(DQ)에서 필요한 비트들에 대한 정보(예를 들어, 필요한 비트들의 위치들 및/또는 개수)를 부분 리드 신호(PRS)로 생성할 수 있다.
주변부(122)는 컨트롤러(110)에 의해 DBI 모드가 설정됐는지에 따라 DBI 인에이블 신호(ENS)를 생성할 수 있다. 주변부(122)는 메모리 장치(120)가 DBI 모드에서 동작하도록 설정될 때 DBI 인에이블 신호(ENS)를 인에이블 상태로 생성할 수 있다. 주변부(122)는 메모리 장치(120)가 DBI 모드에서 동작하도록 설정되지 않을 때 DBI 인에이블 신호(ENS)를 디스에이블 상태로 생성할 수 있다.
DBI 회로(123)는 부분 리드 신호(PRS)에 기반하여, 데이터(DQ) 중 필요한 비트들을 제외한 불필요한 비트들을 이전 데이터에서 동일한 위치들의 비트들과 동일하게 생성하고 출력할 수 있다. 또한, DBI 회로(123)는 데이터(DQ) 중 필요한 비트들에 대해서만 DBI 알고리즘을 적용하여 DBI 효과를 극대화할 수 있다. DBI 회로(123)의 구체적인 구성 및 동작 방법은 아래에서 자세하게 설명될 것이다.
한편, 메모리 장치(120)는 휘발성 메모리 장치 및/또는 비휘발성 메모리 장치를 포함할 수 있다. 휘발성 메모리 장치는 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory) 등을 포함할 수 있다. 비휘발성 메모리 장치는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
도2는 본 발명의 실시 예에 따라 도1의 DBI 회로(123)를 도시하는 블록도이다.
도2를 참조하면, DBI 회로(123)는 이전 데이터 저장부(210), 제1 처리부(220), 및 제2 처리부(230)를 포함할 수 있다.
이전 데이터 저장부(210)는 데이터(DQ)를 출력하는 데이터 라인(DL) 및 DBI 신호(DBI)를 출력하는 DBI 신호 라인(DBIL)에 연결될 수 있다. 이전 데이터 저장부(210)는 데이터 라인(DL)으로부터 데이터(DQ) 및 DBI 신호(DBI)를 수신하여 이전 데이터(PD) 및 이전 DBI 신호(PDBI)로서 저장할 수 있다. 이전 데이터 저장부(210)는 리드 신호(RS)에 응답하여 이전 데이터(PD) 및 이전 DBI 신호(PDBI)를 출력할 수 있다.
한편, 리드 신호(RS)는 컨트롤러(110)로부터 입력된 리드 커맨드에 응답하여 도1의 주변부(122)에 의해 생성될 수 있다.
제1 처리부(220)는 이전 데이터 저장부(210)로부터 출력된 이전 데이터(PD) 및 이전 DBI 신호(PDBI), 메모리 셀 영역(121)으로부터 출력된 리드 데이터(RD), 부분 리드 신호(PRS), 및 DBI 인에이블 신호(ENS)를 수신하고, 제2 조합 데이터(D2) 및 DBI 신호(DBI)를 출력할 수 있다.
동작을 설명하기에 앞서, 이하에서, 필요한 비트 위치들은 데이터(DQ)에서 필요한 비트들의 위치들을 의미하고, 불필요한 비트 위치들은 데이터(DQ)에서 불필요한 비트들의 위치들을 의미한다.
제1 처리부(220)는 이전 데이터(PD) 및 리드 데이터(RD)를 조합하여 제1 조합 데이터(D1)를 생성하고, 제1 조합 데이터(D1) 및 이전 데이터(PD)를 비교한 결과에 따라 제1 조합 데이터(D1)를 선택적으로 반전하여 제2 조합 데이터(D2)를 생성할 수 있다.
구체적으로, 제1 처리부(220)는 제1 조합 데이터(D1)에서 불필요한 비트 위치들의 비트들을 이전 데이터(PD)에서 불필요한 비트 위치들의 비트들과 동일하게 생성할 수 있다. 제1 처리부(220)는 제1 조합 데이터(D1)에서 필요한 비트 위치들의 비트들을 리드 데이터(RD)에서 필요한 비트 위치들의 비트들과 동일하게 생성할 수 있다. 따라서, 제1 조합 데이터(D1)는, 리드 데이터(RD)의 필요한 비트 위치들의 비트들 및 이전 데이터(PD)의 불필요한 비트 위치들의 비트들을 동일한 위치들의 비트들로서 포함할 수 있다. 제1 처리부(220)는 부분 리드 신호(PRS)에 기반하여 불필요한 비트 위치들 및 필요한 비트 위치들을 식별할 수 있다.
그리고 제1 처리부(220)는 데이터(DQ)에서 필요한 비트들의 개수에 대응하는 기준 개수를 결정하고, 제1 조합 데이터(D1) 및 이전 데이터(PD)를 비교하여 전이 개수를 결정하고, 전이 개수 및 기준 개수에 기반하여 제1 조합 데이터(D1)를 선택적으로 반전하여 제2 조합 데이터(D2)를 생성할 수 있다.
구체적으로 제1 처리부(220)는 부분 리드 신호(PRS)에 기반하여 데이터(DQ)에서 불필요한 비트들의 개수 또는 필요한 비트들의 개수에 대응하는 기준 개수를 결정할 수 있다. 예를 들어, 제1 처리부(220)는 데이터(DQ)에서 필요한 비트들의 개수를 2로 나눈 값을 초과하지 않는 최대 정수를 기준 개수로 결정할 수 있다.
그리고 제1 처리부(220)는 제1 조합 데이터(D1) 및 이전 데이터(PD)를 비트와이즈 비교하여 제1 조합 데이터(D1) 및 이전 데이터(PD) 간의 전이 개수를 결정할 수 있다. 제1 조합 데이터(D1) 및 이전 데이터(PD) 간의 전이 개수는 제1 조합 데이터(D1)에서 이전 데이터(PD)와 상이한 비트들의 개수일 수 있다.
그리고 제1 처리부(220)는 제1 조합 데이터(D1) 및 이전 데이터(PD) 간의 전이 개수가 기준 개수를 초과하는지 여부를 결정할 수 있다. 제1 처리부(220)는 전이 개수가 기준 개수를 초과할 때 제1 조합 데이터(D1)가 반전된 데이터를 제2 조합 데이터(D2)로 생성할 수 있다. 제1 처리부(220)는 전이 개수가 기준 개수 미만일 때 제1 조합 데이터(D1)를 제2 조합 데이터(D2)로 생성할 수 있다. 제1 처리부(220)는 전이 개수가 기준 개수와 동일하고 데이터(DQ)에서 필요한 비트들의 개수가 홀수일 때, 제1 조합 데이터(D1)를 제2 조합 데이터(D2)로 생성할 수 있다. 제1 처리부(220)는 전이 개수가 기준 개수와 동일하고 데이터(DQ)에서 필요한 비트들의 개수가 짝수일 때, 이전 DBI 신호(PDBI)가 인에이블 상태이면, 제1 조합 데이터(D1)가 반전된 데이터를 제2 조합 데이터(D2)로 생성할 수 있다. 제1 처리부(220)는 전이 개수가 기준 개수와 동일하고 데이터(DQ)에서 필요한 비트들의 개수가 짝수일 때, 이전 DBI 신호(PDBI)가 디스에이블 상태이면, 제1 조합 데이터(D1)를 제2 조합 데이터(D2)로 생성할 수 있다.
그리고 제1 처리부(220)는 제1 조합 데이터(D1)의 반전된 데이터를 제2 조합 데이터(D2)로 출력할 때 DBI 신호(DBI)를 인에이블 상태로 출력하고, 제1 조합 데이터(D1)를 제2 조합 데이터(D2)로 출력할 때 DBI 신호(DBI)를 디스에이블 상태로 출력할 수 있다.
한편, 제1 처리부(220)는 DBI 인이에블 신호(ENS)가 인에이블 상태일 때, 제1 조합 데이터(D1)를 선택적으로 반전하여 제2 조합 데이터(D2) 및 DBI 신호(DBI)를 출력할 수 있다. 제1 처리부(220)는 DBI 인이에블 신호(ENS)가 디스에이블 상태일 때, 제1 조합 데이터(D1)를 제2 조합 데이터(D2)로 출력하고 DBI 신호(DBI)를 디스에이블 상태로 출력할 수 있다.
제2 처리부(230)는 이전 데이터 저장부(210)로부터 출력된 이전 데이터(PD) 및 제1 처리부(220)로부터 출력된 제2 조합 데이터(D2), 및 부분 리드 신호(PRS)를 수신하고, 데이터(DQ)를 출력할 수 있다. 제2 처리부(230)는 이전 데이터(PD) 및 제2 조합 데이터(D2)를 조합하여 데이터(DQ)를 생성할 수 있다.
구체적으로, 제2 처리부(230)는 데이터(DQ)에서 불필요한 비트 위치들의 비트들을 이전 데이터(PD)에서 불필요한 비트 위치들의 비트들과 동일하게 생성할 수 있다. 제2 처리부(230)는 데이터(DQ)에서 필요한 비트 위치들의 비트들을 제2 조합 데이터(D2)에서 필요한 비트 위치들의 비트들과 동일하게 생성할 수 있다. 따라서, 데이터(DQ)는, 제2 조합 데이터(D2)의 필요한 비트 위치들의 비트들 및 이전 데이터(PD)의 불필요한 비트 위치들의 비트들을 동일한 위치들의 비트들로서 포함할 수 있다. 제2 처리부(230)는 부분 리드 신호(PRS)에 기반하여 불필요한 비트 위치들 및 필요한 비트 위치들을 식별할 수 있다.
도3은 본 발명의 실시 예에 따라 도2의 제1 처리부(220) 및 제2 처리부(230)를 구체적으로 도시한 회로도이다. 도3에서 데이터 라인(DL)의 대역폭은, 예를 들어, 8비트인 것으로 가정한다. 따라서, 리드 데이터(RD), 이전 데이터(PD), 및 데이터(DQ) 각각은 8비트들로 구성될 수 있다. 데이터(DQ)가 출력되기 이전에, 컨트롤러(110)는 8비트들의 데이터(DQ)에서 불필요한 비트들에 대한 정보(예를 들어, 불필요한 비트들의 위치들 및/또는 개수)를 도1의 부분 리드 정보(PRI)로서 메모리 장치(120)에 제공할 수 있다. 메모리의 주변부(122)는 부분 리드 정보(PRI)에 기반하여 부분 리드 신호(PRS)를 생성하여 DBI 회로(123)에 제공할 수 있다.
제1 처리부(220)는 프리 먹스(221), 비교부(222), DBI 신호 생성부(223), 및 반전부(224)를 포함할 수 있다.
프리 먹스(221)는 리드 데이터(RD) 및 이전 데이터(PD)를 수신하고 부분 리드 신호(PRS)에 응답하여 제1 조합 데이터(D1)를 출력할 수 있다. 부분 리드 신호(PRS)는 8비트들의 데이터(DQ)에서 불필요한 비트들에 대한 정보를 나타낼 수 있다. 프리 먹스(221)는 부분 리드 신호(PRS)에 응답하여 리드 데이터(RD)에서 필요한 비트 위치들의 비트들을 선택하고, 이전 데이터(PD)에서 불필요한 비트 위치들의 비트들을 선택함으로써 제1 조합 데이터(D1)를 출력할 수 있다. 따라서, 제1 조합 데이터(D1)는, 리드 데이터(RD)의 필요한 비트 위치들의 비트들 및 이전 데이터(PD)의 불필요한 비트 위치들의 비트들을 동일한 위치들의 비트들로서 포함할 수 있다.
비교부(222)는 프리 먹스(221)로부터 출력된 제1 조합 데이터(D1), 이전 데이터(PD), 이전 DBI 신호(PDBI), 및 부분 리드 신호(PRS)를 수신하고, 비교 신호(CPS)를 출력할 수 있다.
비교부(222)는 기준 개수 결정부(250)를 포함할 수 있다. 기준 개수 결정부(250)는 부분 리드 신호(PRS)에 기반하여 데이터(DQ)에서 불필요한 비트들의 개수에 대응하는 기준 개수를 결정할 수 있다. 예를 들어, 기준 개수 결정부(250)는 데이터(DQ)에서 필요한 비트들의 개수를 2로 나눈 값을 초과하지 않는 최대 정수를 기준 개수로 결정할 수 있다. 예를 들어, 기준 개수 결정부(250)는 미리 결정된 테이블을 참조하여 데이터(DQ)에서 불필요한 비트들의 개수에 대응하는 기준 개수를 결정할 수 있다. 기준 개수는 데이터(DQ)에서 불필요한 비트들의 개수에 따라, 0부터 데이터 라인(DL)의 폭을 2로 나눈 값, 따라서 여기에서는 4 중에서 어느 하나의 정수일 수 있다.
비교부(222)는 제1 조합 데이터(D1)와 이전 데이터(PD)를 비트와이즈 비교함으로써, 제1 조합 데이터(D1)에서 이전 데이터(PD)와 상이한 비트들의 개수를 전이 개수로 결정할 수 있다. 그리고 비교부(222)는 전이 개수와 기준 개수를 비교할 수 있다.
비교부(222)는 전이 개수가 기준 개수를 초과할 때, 비교 신호(CPS)를 인에이블 상태로 출력할 수 있다. 전이 개수가 기준 개수를 초과하는 것은 전이 개수가 데이터(DQ)에서 필요한 비트들의 개수의 과반인 것을 의미할 수 있다.
비교부(222)는 전이 개수가 기준 개수 미만일 때, 비교 신호(CPS)를 디스에이블 상태로 출력할 수 있다.
비교부(222)는 전이 개수가 기준 개수와 동일할 때, 데이터(DQ)에서 필요한 비트들의 개수가 홀수인지 또는 짝수인지에 따라 다르게 동작할 수 있다. 구체적으로, 비교부(222)는 전이 개수가 기준 개수와 동일하고 데이터(DQ)에서 필요한 비트들의 개수가 홀수일 때, 비교 신호(CPS)를 디스에이블 상태로 출력할 수 있다.
전이 개수가 기준 개수와 동일하고 데이터(DQ)에서 필요한 비트들의 개수가 짝수인 상황에서는, 비교부(222)는 이전 DBI 신호(PDBI)가 인에이블 상태일 때 비교 신호(CPS)를 인에이블 상태로 출력하고, 이전 DBI 신호(PDBI)가 디스에이블 상태일 때 비교 신호(CPS)를 디스에이블 상태로 출력할 수 있다. 즉, 데이터(DQ)에서 필요한 비트들의 개수가 짝수인 상황에서 전이 개수가 기준 개수와 동일하다는 것은 전이 개수가 데이터(DQ)에서 필요한 비트들의 개수의 절반임을 의미하므로, 비교부(222)는 DBI 신호(DBI)를 전이하는 경우도 추가적으로 고려하여 가장 효율적인 전송 상태를 결정할 수 있다.
DBI 신호 생성부(223)는 비교부(222)로부터 출력된 비교 신호(CPS) 및 DBI 인에이블 신호(ENS)를 수신하고, DBI 신호(DBI)를 출력할 수 있다. DBI 신호 생성부(223)는 DBI 인에이블 신호(ENS)에 응답하여 비교 신호(CPS)를 DBI 신호(DBI)로 출력할 수 있다. 구체적으로, DBI 신호 생성부(223)는 DBI 인에이블 신호(ENS)가 디스에이블 상태일 때, 예를 들어, 0일 때, 비교 신호(CPS)에 무관하게 DBI 신호(DBI)를 디스에이블 상태로 출력할 수 있다. 그리고 DBI 신호 생성부(223)는 DBI 인에이블 신호(ENS)가 인에이블 상태일 때, 예를 들어, 1일 때, 비교 신호(CPS)를 DBI 신호(DBI)로 출력할 수 있다. 이에 제한되는 것은 아니나 실시 예에 따라, DBI 신호 생성부(223)는 AND 게이트로 구성될 수 있다.
반전부(224)는 프리 먹스(221)로부터 출력된 제1 조합 데이터(D1) 및 DBI 신호 생성부(223)로부터 출력된 DBI 신호(DBI)를 수신하고 제2 조합 데이터(D2)를 출력할 수 있다. 반전부(224)는 DBI 신호(DBI)에 응답하여 제1 조합 데이터(D1)를 선택적으로 반전함으로써 제2 조합 데이터(D2)를 출력할 수 있다. 구체적으로, 반전부(224)는 DBI 신호(DBI)가 인에이블 상태일 때, 예를 들어, 1일 때, 제1 조합 데이터(D1)가 반전된 데이터를 제2 조합 데이터(D2)로 출력할 수 있다. 그리고 반전부(224)는 DBI 신호(DBI)가 디스에이블 상태일 때, 예를 들어, 0일 때, 제1 조합 데이터(D1)를 제2 조합 데이터(D2)로 그대로 출력할 수 있다. 이에 제한되는 것은 아니나 실시 예에 따라, 반전부(224)는 XOR 게이트로 구성될 수 있다.
제2 처리부(230)는 포스트 먹스(231)를 포함할 수 있다. 리드 데이터(RD) 대신 제2 조합 데이터(D2)를 수신하고, 제1 조합 데이터(D1) 대신 데이터(DQ)를 출력하는 점을 제외하면, 포스트 먹스(231)는 프리 먹스(221)와 유사하게 동작할 수 있다. 즉, 포스트 먹스(231)는 부분 리드 신호(PRS)에 기반하여 제2 조합 데이터(D2)에서 필요한 비트 위치들의 비트들을 선택하고, 이전 데이터(PD)에서 불필요한 비트 위치들의 비트들을 선택함으로써 데이터(DQ)를 출력할 수 있다.
도4는 본 발명의 실시 예에 따라 데이터(DQ)에서 불필요한 비트들에 따른 기준 개수, 제1 조합 데이터(D1), 및 데이터(DQ)를 예시적으로 도시한 표이다. 도4는 전체 8비트들의 데이터(DQ) 중에서 불필요한 비트들(또는 필요한 비트들)에 따라 결정되는 기준 개수 및 DBI 회로(123)의 동작에 따라 각각 생성되는 제1 조합 데이터(D1), 및 데이터(DQ)를 예시적으로 도시한다. 제일 첫번째 경우(401)는 컨트롤러(110)가 전체 8비트들의 데이터(DQ)를 모두 필요로 하는 상황일 수 있다. 제일 마지막 경우(402)는 컨트롤러(110)가 전체 8비트들의 데이터(DQ)를 모두 필요로 하지 않는 상황일 수 있다.
기준 개수는 데이터(DQ)에서 필요한 비트들의 개수를 2로 나눈 값을 초과하지 않는 최대 정수일 수 있다. 제1 조합 데이터(D1)는 이전 데이터(PD)에서 불필요한 비트 위치들의 비트들과 리드 데이터(RD)에서 필요한 비트 위치들의 비트들로 구성될 수 있다. 제2 조합 데이터(D2)는 비교부(222)의 판단에 따라 제1 조합 데이터(D1)와 동일하거나 또는 제1 조합 데이터(D1)가 반전된 데이터일 수 있다. 데이터(DQ)는 이전 데이터(PD)에서 불필요한 비트 위치들의 비트들과 제2 조합 데이터(D2)에서 필요한 비트 위치들의 비트들로 구성될 수 있다.
정리하면, 제2 처리부(230)의 포스트 먹스(231)는 데이터(DQ)에서 불필요한 비트들을 이전 데이터(PD)와 동일하게 출력할 수 있다. 따라서, 데이터(DQ)에서 불필요한 비트들의 출력으로 인한 파워 소모가 최소화될 수 있다.
또한, 프리 먹스(221)도 제1 조합 데이터(D1)에서 불필요한 비트들을 이전 데이터(PD)와 동일하게 출력함으로써, 결과적으로 제1 조합 데이터(D1)와 이전 데이터(PD) 사이의 전이 개수는 필요한 비트 위치들에서만 결정될 수 있다. 결과적으로, 반전 여부가 타당하게 결정되어 데이터 라인(DL)에서의 전이가 최소화될 수 있다.
본 발명의 동작 및 효과를 좀 더 설명하기 위해, 하기 [표 1]로 정리된 구체적인 예시를 살펴볼 수 있다. 하기 예에서 전체 8비트들의 데이터(DQ) 중에서 불필요한 비트들은 LSB 4비트들이고, 필요한 비트들은 MSB 4비트들인 것으로 가정한다. 이 경우, 기준 개수는 2일 수 있다.
RD 00010011
PD 11111111
D1 00011111
D2 11100000
DQ 11101111
[표 1]의 예시에서, 리드 데이터(RD)와 이전 데이터(PD) 간의 전이 개수는 5이다. 따라서, 이전 데이터(PD)를 출력한 뒤 리드 데이터(RD)를 그대로 컨트롤러(110)로 출력하는 것은 전력 소모 및 동작 속도 측면에서 비효율적일 수 있다. 이 때, 리드 데이터(RD)가 반전된 데이터를 단순히 출력할 경우, 반전된 리드 데이터(RD)와 이전 데이터(PD) 간의 전이 개수는 3으로 감소할 수는 있다. 그러나, 데이터(DQ)의 LSB 4비트들은 불필요한 비트들임을 고려하면, 이러한 단순한 반전은 효율성을 극대화시키지 못한다.본 발명에 따르면, [표 1]의 예시와 같이, 제1 조합 데이터(D1)가 상술한 방식대로 생성되고, 비교부(222)는 제1 조합 데이터(D1)와 이전 데이터(PD) 간의 전이 개수를 3으로 결정할 수 있다. 전이 개수가 기준 개수 2를 초과하므로 비교부(222)는 비교 신호(CPS)를 인에이블 상태로 출력할 수 있다. DBI 인에이블 신호(ENS)가 인에이블 상태일 때, DBI 신호 생성부(223)는 인에이블 상태의 비교 신호(CPS)에 응답하여 인에이블 상태의 DBI 신호(DBI)로 출력할 수 있다. 결국, 반전부(224)는 인에이블 상태의 DBI 신호(DBI)에 응답하여, 제1 조합 데이터(D1)가 반전된 데이터를 제2 조합 데이터(D2)로 생성할 수 있다. 나아가 포스트 먹스(231)는 제2 조합 데이터(D2)에서 필요한 비트 위치들, 즉, MSB 4비트들을 선택하고, 이전 데이터(PD)에서 불필요한 비트 위치들, 즉, LSB 4비트들을 선택하여 데이터(DQ)를 생성할 수 있다. 결국, 이전 데이터(PD)와 데이터(DQ) 사이에 전이 개수는 1이므로, 최초 전이 개수 5보다 효과적으로 감소될 수 있다.
본 발명의 동작 및 효과를 좀 더 설명하기 위해, 하기 [표 2] 및 [표 3]으로 정리된 구체적인 예시를 살펴볼 수 있다. 하기 예에서 전체 8비트들의 데이터(DQ) 중에서 불필요한 비트들은 LSB 4비트들이고, 필요한 비트들은 MSB 4비트들인 것으로 가정한다. 이 경우, 기준 개수는 2일 수 있다. [표 2] 및 [표 3]의 차이점은, [표 2]에서는 이전 DBI 신호(PDBI)가 인에이블 상태(즉, 1)이지만, [표 3]에서는 이전 DBI 신호(PDBI)가 디스에이블 상태(즉, 0)일 수 있다.
RD 00110001
PD, PDBI 11111111, 1
D1 00111111
D2 11000000
DQ, DBI 11001111, 1
RD 00110001
PD, PDBI 11111111, 0
D1 00111111
D2 00111111
DQ, DBI 00111111, 0
본 발명에 따르면, [표 2] 및 [표 3]의 예시와 같이, 제1 조합 데이터(D1)가 상술한 방식대로 생성되고, 비교부(222)는 제1 조합 데이터(D1)와 이전 데이터(PD) 간의 전이 개수를 2로 결정할 수 있다. 즉, [표 2] 및 [표 3]의 예시는, 데이터(DQ)에서 필요한 비트들의 개수가 짝수일 때 전이 개수가 기준 개수와 동일한 경우일 수 있다. 다시 말해, 전이 개수가 데이터(DQ)에서 필요한 비트들의 개수의 절반일 수 있다. 따라서, 비교부(222)는 DBI 신호(DBI)를 전이하는 경우도 추가적으로 고려할 수 있다.구체적으로, [표 2]을 참조하면, 데이터(DQ)에서 필요한 비트들의 개수가 짝수이고 전이 개수가 기준 개수와 동일한 상황에서, 비교부(222)는 이전 DBI 신호(PDBI)가 인에이블 상태일 때 비교 신호(CPS)를 인에이블 상태로 출력할 수 있다. 그 결과, DBI 신호(DBI)도 인에이블 상태로 출력되고, 제1 조합 데이터(D1)가 반전된 데이터가 제2 조합 데이터(D2)로 생성될 수 있다. 상술한 방법에 따라 데이터(DQ)가 생성되면, 결국 이전 데이터(PD) 및 이전 DBI 신호(PDBI)와 데이터(DQ) 및 DBI 신호(DBI) 사이에 전이 개수는 2일 수 있다. 정리하면, DBI 신호(DBI)를 이전 DBI 신호(PDBI)와 동일하게 인에이블 상태로 유지함으로써 전이 개수가 최소화될 수 있다.
[표 3]을 참조하면, 데이터(DQ)에서 필요한 비트들의 개수가 짝수이고 전이 개수가 기준 개수와 동일한 상황에서, 비교부(222)는 이전 DBI 신호(PDBI)가 디스에이블 상태일 때 비교 신호(CPS)를 디스에이블 상태로 출력할 수 있다. 그 결과, DBI 신호(DBI)도 디스에이블 상태로 출력되고, 제1 조합 데이터(D1)가 제2 조합 데이터(D2)로 생성될 수 있다. 상술한 방법에 따라 데이터(DQ)가 생성되면, 결국 이전 데이터(PD) 및 이전 DBI 신호(PDBI)와 데이터(DQ) 및 DBI 신호(DBI) 사이에 전이 개수는 2일 수 있다. 정리하면, DBI 신호(DBI)를 이전 DBI 신호(PDBI)와 동일하게 디스에이블 상태로 유지함으로써 전이 개수가 최소화될 수 있다.
이처럼 데이터(DQ)에서 필요한 비트들의 개수가 짝수이고 전이 개수가 기준 개수와 동일한 상황에서, [표 2] 및 [표 3]의 예시와 달리, 만일 DBI 신호(DBI)가 이전 DBI 신호(PDBI)와 동일하지 않게 출력된다면, DBI 신호(DBI)를 전이해야 하므로 전이 개수는 최소화되지 않을 것이다. 정리하면, 본 발명은, 데이터(DQ) 중 필요한 비트들의 개수에 따라 전이 개수를 최소화하여 동작 효율이 극대화될 수 있다.
한편, 상술된 예시들와 달리, 데이터(DQ)에서 불필요한 비트들은 MSB 방향으로 치우칠 수도 있다. 또한, 데이터(DQ)에서 불필요한 비트들은, 예를 들어, 홀수번째 비트들 또는 짝수번째 비트들처럼, 연속하지 않고 서로 떨어져 있을 수도 있다. 즉, 본 발명은 특정 불필요한 비트 위치들에 제한되지 않고 다양한 비트 위치들에 동일하게 적용될 수 있다.
실시 예에 따라, 컨트롤러(110)는 다양한 방법으로 부분 리드 정보(PRI)를 메모리 장치(120)에게 제공할 수 있다. 예를 들어, 도4에서와 같이 데이터(DQ)에서 불필요한 비트들이 무엇인지에 따라 총 9개의 경우들이 존재할 때, 컨트롤러(110)는 주변부(122)에 포함된 4비트들의 부분 리드 모드 레지스터들을 설정함으로써 부분 리드 정보(PRI)를 제공할 수 있다. 다른 예로서, 컨트롤러(110)는 데이터(DQ)에 대한 리드 커맨드를 전송할 때, 리드 커맨드에서 리저브 부분 또는 돈 캐어(don't care) 부분에 부분 리드 정보(PRI)를 포함시켜 제공할 수 있다. 다른 예로서, 컨트롤러(110)는 메모리 장치(120)에 연결된 별도의 핀들을 통해 부분 리드 정보(PRI)를 제공할 수 있다.
도5는 본 발명의 실시 예에 따른 도3의 DBI 회로(123)의 제1 처리부(220) 및 제2 처리부(230)의 동작 방법을 도시한 순서도이다.
도5를 참조하면, 단계(S110)에서, 프리 먹스(221)는 리드 데이터(RD) 및 이전 데이터(PD)를 조합하여 제1 조합 데이터(D1)를 출력할 수 있다. 제1 조합 데이터(D1)는, 리드 데이터(RD)의 필요한 비트 위치들의 비트들 및 이전 데이터(PD)의 불필요한 비트 위치들의 비트들을 동일한 위치들의 비트들로서 포함할 수 있다.
단계(S120)에서, 비교부(222)는 제1 조합 데이터(D1) 및 이전 데이터(PD)를 비교한 결과에 따라 비교 신호(CPS)를 출력할 수 있다.
단계(S130)에서, DBI 신호 생성부(223)는 DBI 인에이블 신호(ENS)에 응답하여 비교 신호(CPS)를 DBI 신호(DBI)로 출력할 수 있다. DBI 신호 생성부(223)는 DBI 인에이블 신호(ENS)가 디스에이블 상태일 때, 비교 신호(CPS)에 무관하게 DBI 신호(DBI)를 디스에이블 상태로 출력할 수 있다. 그리고 DBI 신호 생성부(223)는 DBI 인에이블 신호(ENS)가 인에이블 상태일 때, 비교 신호(CPS)를 DBI 신호(DBI)로 출력할 수 있다.
단계(S140)에서, 반전부(224)는 DBI 신호(DBI)에 응답하여 제1 조합 데이터(D1)를 선택적으로 반전함으로써 제2 조합 데이터(D2)를 출력할 수 있다. 반전부(224)는 DBI 신호(DBI)가 인에이블 상태일 때, 제1 조합 데이터(D1)가 반전된 데이터를 제2 조합 데이터(D2)로 출력할 수 있다. 그리고 반전부(224)는 DBI 신호(DBI)가 디스에이블 상태일 때, 제1 조합 데이터(D1)를 제2 조합 데이터(D2)로 출력할 수 있다.
단계(S150)에서, 제2 처리부(230)는 제2 조합 데이터(D2) 및 이전 데이터(PD)를 조합하여 데이터(DQ)를 출력할 수 있다. 데이터(DQ)는 제2 조합 데이터(D2)의 필요한 비트 위치들의 비트들 및 이전 데이터(PD)의 불필요한 비트 위치들의 비트들을 동일한 위치들의 비트들로서 포함할 수 있다.
도6은 본 발명의 실시 예에 따른 도3의 비교부(222)의 동작 방법을 도시한 순서도이다. 도6에 도시된 동작 방법은 도5의 단계(S120)의 구체적인 실시 예일 수 있다.
단계(S210)에서, 비교부(222)의 기준 개수 결정부(250)는 부분 리드 신호(PRS)에 기반하여 데이터(DQ)에서 필요한 비트들의 개수에 대응하는 기준 개수를 결정할 수 있다.
단계(S220)에서, 비교부(222)는 제1 조합 데이터(D1) 및 이전 데이터(PD) 간의 전이 개수를 결정할 수 있다.
단계(S230)에서, 비교부(222)는 전이 개수가 기준 개수를 초과하는지 판단할 수 있다. 전이 개수가 기준 개수를 초과할 때, 절차는 단계(S270)로 진행될 수 있다. 전이 개수가 기준 개수를 초과하지 않을 때, 절차는 단계(S240)로 진행될 수 있다.
단계(S240)에서, 비교부(222)는 전이 개수가 기준 개수 미만인지 판단할 수 있다. 전이 개수가 기준 개수 미만일 때, 절차는 단계(S280)로 진행될 수 있다. 전이 개수가 기준 개수와 동일할 때, 절차는 단계(S250)로 진행될 수 있다.
단계(S250)에서, 비교부(222)는 부분 리드 신호(PRS)에 기반하여 데이터(DQ)에서 필요한 비트들의 개수가 홀수인지 판단할 수 있다. 데이터(DQ)에서 필요한 비트들의 개수가 홀수일 때, 절차는 단계(S280)로 진행될 수 있다. 데이터(DQ)에서 필요한 비트들의 개수가 짝수일 때, 절차는 단계(S260)로 진행될 수 있다.
단계(S260)에서, 비교부(222)는 이전 DBI 신호(PDBI)가 인에이블 상태(예를 들어, 1)인지 판단할 수 있다. 이전 DBI 신호(PDBI)가 인에이블 상태일 때, 절차는 단계(S270)로 진행될 수 있다. 이전 DBI 신호(PDBI)가 디스에이블 상태일 때, 절차는 단계(S280)로 진행될 수 있다.
단계(S270)에서, 비교부(222)는 비교 신호(CPS)를 인에이블 상태(예를 들어, 1)로 출력할 수 있다.
단계(S280)에서, 비교부(222)는 비교 신호(CPS)를 디스에이블 상태(예를 들어, 0)로 출력할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 메모리 시스템
110: 컨트롤러
120: 메모리 장치
121: 메모리 셀 영역
122: 주변부
123: DBI 회로

Claims (39)

  1. 메모리 셀 영역으로부터 리드된 리드 데이터 및 데이터 라인으로부터 이전에 출력된 이전 데이터를 조합하여 제1 조합 데이터를 생성하고, 상기 제1 조합 데이터 및 상기 이전 데이터를 비교한 결과에 따라 상기 제1 조합 데이터를 선택적으로 반전하여 제2 조합 데이터를 생성하도록 구성된 제1 처리부; 및
    상기 제2 조합 데이터 및 상기 이전 데이터를 조합하여 상기 데이터 라인으로부터 출력될 데이터를 생성하도록 구성된 제2 처리부를 포함하되,
    상기 제2 처리부는 상기 데이터에서 불필요한 비트 위치들의 비트들을 상기 이전 데이터에서 상기 불필요한 비트 위치들의 비트들과 동일하게 생성하는 메모리 장치의 DBI 회로.
  2. 제1항에 있어서,
    상기 제2 처리부는 상기 데이터에서 필요한 비트 위치들의 비트들을 상기 제2 조합 데이터에서 상기 필요한 비트 위치들의 비트들과 동일하게 생성하는 DBI 회로.
  3. 제1항에 있어서,
    상기 제2 처리부는 부분 리드 신호에 기반하여 상기 불필요한 비트 위치들을 식별하는 DBI 회로.
  4. 제1항에 있어서,
    상기 제1 처리부는 상기 제1 조합 데이터에서 상기 불필요한 비트 위치들의 비트들을 상기 이전 데이터에서 상기 불필요한 비트 위치들의 상기 비트들과 동일하게 생성하는 메모리 장치의 DBI 회로.
  5. 제1항에 있어서,
    상기 제1 처리부는 상기 제1 조합 데이터에서 필요한 비트 위치들의 비트들을 상기 리드 데이터에서 상기 필요한 비트 위치들의 비트들과 동일하게 생성하는 DBI 회로.
  6. 제1항에 있어서,
    상기 제1 처리부는 상기 데이터에서 필요한 비트들의 개수에 대응하는 기준 개수를 결정하고, 상기 제1 조합 데이터 및 상기 이전 데이터를 비교하여 전이 개수를 결정하고, 상기 전이 개수 및 상기 기준 개수에 기반하여 상기 제1 조합 데이터를 선택적으로 반전하여 상기 제2 조합 데이터를 생성하는 DBI 회로.
  7. 제6항에 있어서,
    상기 제1 처리부는 상기 전이 개수가 상기 기준 개수를 초과할 때, 반전된 제1 조합 데이터를 상기 제2 조합 데이터로 생성하는 DBI 회로.
  8. 제6항에 있어서,
    상기 제1 처리부는 상기 전이 개수가 상기 기준 개수 미만일 때, 상기 제1 조합 데이터를 상기 제2 조합 데이터로 생성하는 DBI 회로.
  9. 제6항에 있어서,
    상기 제1 처리부는 상기 전이 개수가 상기 기준 개수와 동일하고 상기 필요한 비트들의 상기 개수가 홀수일 때, 상기 제1 조합 데이터를 상기 제2 조합 데이터로 생성하는 DBI 회로.
  10. 제6항에 있어서,
    상기 제1 처리부는 상기 전이 개수가 상기 기준 개수와 동일하고 상기 필요한 비트들의 상기 개수가 짝수이고 이전 DBI 신호가 인에이블 상태일 때, 반전된 제1 조합 데이터를 상기 제2 조합 데이터로 생성하는 DBI 회로.
  11. 제6항에 있어서,
    상기 제1 처리부는 상기 전이 개수가 상기 기준 개수와 동일하고 상기 필요한 비트들의 개수가 짝수이고 이전 DBI 신호가 디스에이블 상태일 때, 상기 제1 조합 데이터를 상기 제2 조합 데이터로 생성하는 DBI 회로.
  12. 제6항에 있어서,
    상기 기준 개수는 상기 필요한 비트들의 개수를 2로 나눈 값을 초과하지 않는 최대 정수인 DBI 회로.
  13. 제1항에 있어서,
    상기 제1 처리부는,
    상기 리드 데이터 및 상기 이전 데이터를 조합하여 상기 제1 조합 데이터를 생성하도록 구성된 프리 먹스;
    상기 제1 조합 데이터 및 상기 이전 데이터를 비교하여 전이 개수를 결정하고, 상기 전이 개수 및 기준 개수를 비교한 결과에 따라 비교 신호를 출력하도록 구성된 비교부;
    DBI 인에이블 신호에 응답하여 상기 비교 신호를 DBI 신호로 출력하도록 구성된 DBI 신호 생성부; 및
    상기 DBI 신호에 응답하여 상기 제1 조합 데이터를 반전하여 상기 제2 조합 데이터로 출력하도록 구성된 반전부를 포함하는 DBI 회로.
  14. 메모리 셀 영역으로부터 리드된 리드 데이터 및 데이터 라인으로부터 이전에 출력된 이전 데이터를 조합하여 제1 조합 데이터를 생성하고, 상기 제1 조합 데이터 및 상기 이전 데이터를 비교한 결과에 따라 상기 제1 조합 데이터를 선택적으로 반전하여 제2 조합 데이터를 생성하도록 구성된 제1 처리부; 및
    상기 제2 조합 데이터 및 상기 이전 데이터를 조합하여 상기 데이터 라인으로부터 출력될 데이터를 생성하도록 구성된 제2 처리부를 포함하되,
    상기 제1 처리부는 상기 제1 조합 데이터에서 불필요한 비트 위치들의 비트들을 상기 이전 데이터에서 상기 불필요한 비트 위치들의 비트들과 동일하게 생성하는 메모리 장치의 DBI 회로.
  15. 제14항에 있어서,
    상기 제1 처리부는 상기 제1 조합 데이터에서 필요한 비트 위치들의 비트들을 상기 리드 데이터에서 상기 필요한 비트 위치들의 비트들과 동일하게 생성하는 DBI 회로.
  16. 제14항에 있어서,
    상기 제2 처리부는 상기 데이터에서 상기 불필요한 비트 위치들의 비트들을 상기 이전 데이터에서 상기 불필요한 비트 위치들의 상기 비트들과 동일하게 생성하는 DBI 회로.
  17. 제14항에 있어서,
    상기 제2 처리부는 상기 데이터에서 필요한 비트 위치들의 비트들을 상기 제2 조합 데이터에서 상기 필요한 비트 위치들의 비트들과 동일하게 생성하는 DBI 회로.
  18. 제14항에 있어서,
    상기 제1 처리부는 부분 리드 신호에 기반하여 상기 불필요한 비트 위치들을 식별하는 DBI 회로.
  19. 제14항에 있어서,
    상기 제1 처리부는 상기 데이터에서 필요한 비트들의 개수에 대응하는 기준 개수를 결정하고, 상기 제1 조합 데이터 및 상기 이전 데이터를 비교하여 전이 개수를 결정하고, 상기 전이 개수 및 상기 기준 개수에 기반하여 상기 제1 조합 데이터를 선택적으로 반전하여 상기 제2 조합 데이터를 생성하는 DBI 회로.
  20. 제19항에 있어서,
    상기 제1 처리부는 상기 전이 개수가 상기 기준 개수를 초과할 때, 반전된 제1 조합 데이터를 상기 제2 조합 데이터로 생성하는 DBI 회로.
  21. 제19항에 있어서,
    상기 제1 처리부는 상기 전이 개수가 상기 기준 개수 미만일 때, 상기 제1 조합 데이터를 상기 제2 조합 데이터로 생성하는 DBI 회로.
  22. 제19항에 있어서,
    상기 제1 처리부는 상기 전이 개수가 상기 기준 개수와 동일하고 상기 필요한 비트들의 상기 개수가 홀수일 때, 상기 제1 조합 데이터를 상기 제2 조합 데이터로 생성하는 DBI 회로.
  23. 제19항에 있어서,
    상기 제1 처리부는 상기 전이 개수가 상기 기준 개수와 동일하고 상기 필요한 비트들의 상기 개수가 짝수이고 이전 DBI 신호가 인에이블 상태일 때, 반전된 제1 조합 데이터를 상기 제2 조합 데이터로 생성하는 DBI 회로.
  24. 제19항에 있어서,
    상기 제1 처리부는 상기 전이 개수가 상기 기준 개수와 동일하고 상기 필요한 비트들의 개수가 짝수이고 이전 DBI 신호가 디스에이블 상태일 때, 상기 제1 조합 데이터를 상기 제2 조합 데이터로 생성하는 DBI 회로.
  25. 제19항에 있어서,
    상기 기준 개수는 상기 필요한 비트들의 개수를 2로 나눈 값을 초과하지 않는 최대 정수인 DBI 회로.
  26. 제14항에 있어서,
    상기 제1 처리부는,
    상기 리드 데이터 및 상기 이전 데이터를 조합하여 상기 제1 조합 데이터를 생성하도록 구성된 프리 먹스;
    상기 제1 조합 데이터 및 상기 이전 데이터를 비교하여 전이 개수를 결정하고, 상기 전이 개수 및 기준 개수를 비교한 결과에 따라 비교 신호를 출력하도록 구성된 비교부;
    DBI 인에이블 신호에 응답하여 상기 비교 신호를 DBI 신호로 출력하도록 구성된 DBI 신호 생성부; 및
    상기 DBI 신호에 응답하여 상기 제1 조합 데이터를 반전하여 상기 제2 조합 데이터로 출력하도록 구성된 반전부를 포함하는 DBI 회로.
  27. 메모리 셀 영역으로부터 리드된 리드 데이터 및 데이터 라인으로부터 이전에 출력된 이전 데이터를 조합하여 제1 조합 데이터를 생성하고, 부분 리드 신호에 기반하여 기준 개수를 결정하고, 상기 제1 조합 데이터 및 상기 이전 데이터 간의 전이 개수를 상기 기준 개수와 비교한 결과에 따라 상기 제1 조합 데이터를 반전하여 제2 조합 데이터를 생성하도록 구성된 제1 처리부; 및
    상기 제2 조합 데이터 및 상기 이전 데이터를 조합하여 상기 데이터 라인으로부터 출력될 데이터를 생성하도록 구성된 제2 처리부를 포함하는 메모리 장치의 DBI 회로.
  28. 제27항에 있어서,
    상기 제2 처리부는 상기 데이터에서 불필요한 비트 위치들의 비트들을 상기 이전 데이터에서 상기 불필요한 비트 위치들의 비트들과 동일하게 생성하는 DBI 회로.
  29. 제27항에 있어서,
    상기 제2 처리부는 상기 데이터에서 필요한 비트 위치들의 비트들을 상기 제2 조합 데이터에서 상기 필요한 비트 위치들의 비트들과 동일하게 생성하는 DBI 회로.
  30. 제27항에 있어서,
    상기 제1 처리부는 상기 제1 조합 데이터에서 불필요한 비트 위치들의 비트들을 상기 이전 데이터에서 상기 불필요한 비트 위치들의 비트들과 동일하게 생성하는 메모리 장치의 DBI 회로.
  31. 제27항에 있어서,
    상기 제1 처리부는 상기 제1 조합 데이터에서 필요한 비트 위치들의 비트들을 상기 리드 데이터에서 상기 필요한 비트 위치들의 비트들과 동일하게 생성하는 DBI 회로.
  32. 제27항에 있어서,
    상기 기준 개수는 상기 데이터에서 필요한 비트들의 개수를 2로 나눈 값을 초과하지 않는 최대 정수인 DBI 회로.
  33. 제27항에 있어서,
    상기 제1 처리부는 상기 전이 개수가 상기 기준 개수를 초과할 때, 반전된 제1 조합 데이터를 상기 제2 조합 데이터로 생성하는 DBI 회로.
  34. 제27항에 있어서,
    상기 제1 처리부는 상기 전이 개수가 상기 기준 개수 미만일 때, 상기 제1 조합 데이터를 상기 제2 조합 데이터로 생성하는 DBI 회로.
  35. 제27항에 있어서,
    상기 제1 처리부는 상기 전이 개수가 상기 기준 개수와 동일하고 상기 데이터에서 필요한 비트들의 개수가 홀수일 때, 상기 제1 조합 데이터를 상기 제2 조합 데이터로 생성하는 DBI 회로.
  36. 제27항에 있어서,
    상기 제1 처리부는 상기 전이 개수가 상기 기준 개수와 동일하고 상기 데이터에서 필요한 비트들의 개수가 짝수이고 이전 DBI 신호가 인에이블 상태일 때, 반전된 제1 조합 데이터를 상기 제2 조합 데이터로 생성하는 DBI 회로.
  37. 제27항에 있어서,
    상기 제1 처리부는 상기 전이 개수가 상기 기준 개수와 동일하고 상기 데이터에서 필요한 비트들의 개수가 짝수이고 이전 DBI 신호가 디스에이블 상태일 때, 상기 제1 조합 데이터를 상기 제2 조합 데이터로 생성하는 DBI 회로.
  38. 제27항에 있어서,
    상기 제1 처리부는,
    상기 리드 데이터 및 상기 이전 데이터를 조합하여 상기 제1 조합 데이터를 생성하도록 구성된 프리 먹스;
    상기 기준 개수를 결정하고, 상기 제1 조합 데이터 및 상기 이전 데이터를 비교하여 상기 전이 개수를 결정하고, 상기 전이 개수 및 상기 기준 개수를 비교한 결과에 따라 비교 신호를 출력하도록 구성된 비교부;
    DBI 인에이블 신호에 응답하여 상기 비교 신호를 DBI 신호로 출력하도록 구성된 DBI 신호 생성부; 및
    상기 DBI 신호에 응답하여 상기 제1 조합 데이터를 반전하여 상기 제2 조합 데이터로 출력하도록 구성된 반전부를 포함하는 DBI 회로.
  39. 메모리 셀 영역;
    상기 메모리 셀 영역으로부터 리드된 리드 데이터에 기반하여, 데이터 라인을 통해 컨트롤러로 출력될 데이터를 생성하도록 구성된 DBI 회로; 및
    상기 컨트롤러로부터 전송된 부분 리드 정보에 기반하여 상기 데이터에서 불필요한 비트 위치들을 나타내는 부분 리드 신호를 상기 DBI 회로로 전송하도록 구성된 주변부를 포함하되,
    상기 DBI 회로는,
    상기 부분 리드 신호에 기반하여, 상기 리드 데이터 및 상기 데이터 라인을 통해 상기 컨트롤러로 이전에 출력된 이전 데이터를 조합하여 제1 조합 데이터를 생성하고, 상기 제1 조합 데이터 및 상기 이전 데이터를 비교한 결과에 따라 상기 제1 조합 데이터를 선택적으로 반전하여 제2 조합 데이터를 생성하도록 구성된 제1 처리부; 및
    상기 부분 리드 신호에 기반하여, 상기 제2 조합 데이터 및 상기 이전 데이터를 조합하여 상기 데이터를 생성하도록 구성된 제2 처리부를 포함하는 메모리 장치.
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