JPH08171488A - データアドレス制御回路 - Google Patents
データアドレス制御回路Info
- Publication number
- JPH08171488A JPH08171488A JP6316731A JP31673194A JPH08171488A JP H08171488 A JPH08171488 A JP H08171488A JP 6316731 A JP6316731 A JP 6316731A JP 31673194 A JP31673194 A JP 31673194A JP H08171488 A JPH08171488 A JP H08171488A
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Abstract
(57)【要約】
【目的】記憶領域に対するデータ転送時のデータ取り出
しアドレスが、転送長より生成される場合でも、生成時
間に要する実行クロック数の増加をなくす事を目的とす
る。 【構成】転送長を受けるレジスタ１２の出力から、レジ
スタ群アドレス生成回路１３にてレジスタ群２０のアド
レスを生成するとともに、先行レジスタ群生成回路１４
にてレジスタ群の２ワード目の取り出しアドレスを生成
しておき、レジスタ群アドレス選択回路１５にてマイク
ロ命令と実行定数により選択する。
しアドレスが、転送長より生成される場合でも、生成時
間に要する実行クロック数の増加をなくす事を目的とす
る。 【構成】転送長を受けるレジスタ１２の出力から、レジ
スタ群アドレス生成回路１３にてレジスタ群２０のアド
レスを生成するとともに、先行レジスタ群生成回路１４
にてレジスタ群の２ワード目の取り出しアドレスを生成
しておき、レジスタ群アドレス選択回路１５にてマイク
ロ命令と実行定数により選択する。
Description
【０００１】
【産業上の利用分野】本発明は、データアドレス制御回
路、特に情報処理装置において主記憶に転送するデータ
をレジスタファイルから取り出すときのアドレスを制御
するデータアドレス制御回路に関する。
路、特に情報処理装置において主記憶に転送するデータ
をレジスタファイルから取り出すときのアドレスを制御
するデータアドレス制御回路に関する。
【０００２】
【従来の技術】一般に、演算ユニット内のレジスタ群の
内容を記憶領域に転送する場合、転送データを格納する
レジスタ群のワードアドレスは、マイクロ命令にて直接
指定される場合と、マイクロ命令ではレジスタ群のブロ
ック境界のみを指定し、ブロック境界内のワードアドレ
スは、転送長から生成する場合とがある。
内容を記憶領域に転送する場合、転送データを格納する
レジスタ群のワードアドレスは、マイクロ命令にて直接
指定される場合と、マイクロ命令ではレジスタ群のブロ
ック境界のみを指定し、ブロック境界内のワードアドレ
スは、転送長から生成する場合とがある。
【０００３】従来のデータアドレス制御回路は、前者の
場合はマイクロ命令にて指定されたレジスタ群ワードア
ドレスの転送データを取り出すのに対して、後者の場合
は、あらかじめ登録されていた任意の転送長の情報を取
り出してレジスタ群のブロック内ワードアドレスを生成
し、このブロック内ワードアドレスの転送データを取り
出すようにしている。
場合はマイクロ命令にて指定されたレジスタ群ワードア
ドレスの転送データを取り出すのに対して、後者の場合
は、あらかじめ登録されていた任意の転送長の情報を取
り出してレジスタ群のブロック内ワードアドレスを生成
し、このブロック内ワードアドレスの転送データを取り
出すようにしている。
【０００４】
【発明が解決しようとする課題】上述した従来のデータ
アドレス制御回路では、任意の転送長より転送データの
ブロック内ワードアドレスを生成する場合には、マイク
ロ命令の指定がレジスタ群のブロック内の０ワード目か
ら昇順に又は最後のワードから降順に転送長の示すワー
ド分の転送データを取り出すような場合でも、転送長の
情報を取り出してレジスタ群のワードアドレスを生成す
るために、１クロック分だけ実行時間は余計に必要とす
るという問題がある。
アドレス制御回路では、任意の転送長より転送データの
ブロック内ワードアドレスを生成する場合には、マイク
ロ命令の指定がレジスタ群のブロック内の０ワード目か
ら昇順に又は最後のワードから降順に転送長の示すワー
ド分の転送データを取り出すような場合でも、転送長の
情報を取り出してレジスタ群のワードアドレスを生成す
るために、１クロック分だけ実行時間は余計に必要とす
るという問題がある。
【０００５】
【課題を解決するための手段】本発明のデータアドレス
制御回路は、記憶領域に対するデータ転送時には、演算
ユニット内のレジスタ群の内容を取りだして記憶領域に
送出する機能を有する演算ユニットにあって、マイクロ
命令で指定されたレジスタ群のワードアドレスを受ける
第１レジスタと、転送長を受ける第２レジスタと、前記
レジスタ群の２ワード目のアドレスを前記第２レジスタ
の出力に基づいて先行して生成しておく先行レジスタ群
アドレス生成回路と、前記レジスタ群のブロック内先頭
アドレスから任意の転送データ長を記憶領域に書き込む
マイクロ命令のときには、１クロック目には前記第１レ
ジスタの出力を選択し、２クロック目以降は前記先行レ
ジスタ群アドレス生成回路の出力を選択するレジスタ群
アドレス選択回路とを有する。
制御回路は、記憶領域に対するデータ転送時には、演算
ユニット内のレジスタ群の内容を取りだして記憶領域に
送出する機能を有する演算ユニットにあって、マイクロ
命令で指定されたレジスタ群のワードアドレスを受ける
第１レジスタと、転送長を受ける第２レジスタと、前記
レジスタ群の２ワード目のアドレスを前記第２レジスタ
の出力に基づいて先行して生成しておく先行レジスタ群
アドレス生成回路と、前記レジスタ群のブロック内先頭
アドレスから任意の転送データ長を記憶領域に書き込む
マイクロ命令のときには、１クロック目には前記第１レ
ジスタの出力を選択し、２クロック目以降は前記先行レ
ジスタ群アドレス生成回路の出力を選択するレジスタ群
アドレス選択回路とを有する。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のブロック図であり、
本データアドレス制御回路１０は、記憶領域に対するデ
ータ転送時に、転送データをレジスタ群２０から取り出
す際、マイクロ命令で指定されたレジスタ群アドレスを
受けるレジスタ１１と、記憶領域への転送長の情報を受
けるレジスタ１２と、レジスタ１２の出力からレジスタ
群のブロック内アドレスを生成するレジスタ群アドレス
生成回路１３と、レジスタ１２の出力からレジスタ群の
ブロック内の２ワード目から先行してアドレスを生成し
ておく先行レジスタ群アドレス生成回路１４と、マイク
ロ命令と実行クロック数により、レジスタ群アドレス生
成回路１３の出力と、先行レジスタ群アドレス生成回路
１４の出力と、レジスタ１１の出力のいずれかを選択す
るレジスタ群アドレス選択回路１５とから構成される。
る。図１は本発明の第１の実施例のブロック図であり、
本データアドレス制御回路１０は、記憶領域に対するデ
ータ転送時に、転送データをレジスタ群２０から取り出
す際、マイクロ命令で指定されたレジスタ群アドレスを
受けるレジスタ１１と、記憶領域への転送長の情報を受
けるレジスタ１２と、レジスタ１２の出力からレジスタ
群のブロック内アドレスを生成するレジスタ群アドレス
生成回路１３と、レジスタ１２の出力からレジスタ群の
ブロック内の２ワード目から先行してアドレスを生成し
ておく先行レジスタ群アドレス生成回路１４と、マイク
ロ命令と実行クロック数により、レジスタ群アドレス生
成回路１３の出力と、先行レジスタ群アドレス生成回路
１４の出力と、レジスタ１１の出力のいずれかを選択す
るレジスタ群アドレス選択回路１５とから構成される。
【０００７】記憶領域に対するデータ転送時、転送デー
タはレジスタ群２０から取り出して記憶領域に送出され
るが、このレジスタ群２０のアドレスはマイクロ命令で
指定され、レジスタ１１に入力される。しかし、レジス
タ群２０のブロック境界内の任意のアドレスのデータを
記憶領域へ転送する場合には、マイクロ命令で指定され
るレジスタ群アドレスの内、ブロック内アドレスに対応
したビットは全て０が指定されてレジスタ１１に入力さ
れ、ブロック内アドレスは転送長の情報から生成され
る。
タはレジスタ群２０から取り出して記憶領域に送出され
るが、このレジスタ群２０のアドレスはマイクロ命令で
指定され、レジスタ１１に入力される。しかし、レジス
タ群２０のブロック境界内の任意のアドレスのデータを
記憶領域へ転送する場合には、マイクロ命令で指定され
るレジスタ群アドレスの内、ブロック内アドレスに対応
したビットは全て０が指定されてレジスタ１１に入力さ
れ、ブロック内アドレスは転送長の情報から生成され
る。
【０００８】転送長の情報はマイクロ命令の実行により
あらかじめ登録されていた転送長情報を読み出して使用
するため、マイクロ命令にて指定されるレジスタ群アド
レスより１クローク遅れてレジスタ１２に入力される。
レジスタ１２の出力はレジスタ群アドレス生成回路１３
に入力され、レジスタ群のブロック内アドレスが生成さ
れると同時に、先行レジスタ群アドレス生成回路１４に
も入力され、レジスタ群のブロック内の２ワード目のア
ドレスから先行して生成される。
あらかじめ登録されていた転送長情報を読み出して使用
するため、マイクロ命令にて指定されるレジスタ群アド
レスより１クローク遅れてレジスタ１２に入力される。
レジスタ１２の出力はレジスタ群アドレス生成回路１３
に入力され、レジスタ群のブロック内アドレスが生成さ
れると同時に、先行レジスタ群アドレス生成回路１４に
も入力され、レジスタ群のブロック内の２ワード目のア
ドレスから先行して生成される。
【０００９】レジスタ群アドレス生成回路１３は、レジ
スタ１２の内容を反転し、先行レジスタ群アドレス生成
回路１４は、レジスタ１２の内容を反転し、それに１を
加えてそれぞれ最初のアドレスを生成し、以降はそれぞ
れ１を加算していく。
スタ１２の内容を反転し、先行レジスタ群アドレス生成
回路１４は、レジスタ１２の内容を反転し、それに１を
加えてそれぞれ最初のアドレスを生成し、以降はそれぞ
れ１を加算していく。
【００１０】レジスタ群アドレス選択回路１５は、マイ
クロ命令と実行クロック数によりレジスタ群アドレス生
成回路１３の出力と、先行レジスタ群アドレス生成回路
１４の出力と、レジスタ１１の出力とのいずれかを選択
する。即ち、レジスタ群２０のブロック内先頭アドレス
から任意の転送長のデータを記憶領域に書き込むマイク
ロ命令においては、１クロック目にレジスタ１１の出力
（レジスタ群のブロック内の０ワードを指す）を選択
し、２クロック目以降は先行レジスタアドレス生成回路
１４の出力を選択する。一方、命令がレジスタ群２０の
途中のアドレスから任意の転送長のデータを記憶領域に
書き込むものである場合には、レジスタ群アドレス生成
回路１３の出力を選択する。
クロ命令と実行クロック数によりレジスタ群アドレス生
成回路１３の出力と、先行レジスタ群アドレス生成回路
１４の出力と、レジスタ１１の出力とのいずれかを選択
する。即ち、レジスタ群２０のブロック内先頭アドレス
から任意の転送長のデータを記憶領域に書き込むマイク
ロ命令においては、１クロック目にレジスタ１１の出力
（レジスタ群のブロック内の０ワードを指す）を選択
し、２クロック目以降は先行レジスタアドレス生成回路
１４の出力を選択する。一方、命令がレジスタ群２０の
途中のアドレスから任意の転送長のデータを記憶領域に
書き込むものである場合には、レジスタ群アドレス生成
回路１３の出力を選択する。
【００１１】図２は本発明の第２の実施例のブロック図
であり、本データアドレス制御回路４０は、記憶領域に
対するデータ転送時に、転送データをレジスタ群２０か
ら取り出す際のマイクロ命令で指定されたレジスタ群ア
ドレスを受けるレジスタ４１と、レジスタ４１の出力を
反転するインバータ４２と、記憶領域への転送長の情報
を受けるレジスタ４３と、レジスタ４３の出力からレジ
スタ群のブロック内アドレスを生成するレジスタ群アド
レス生成回路４４と、レジスタ４３の出力からレジスタ
群のブロック内の２ワード目から先行してアドレスを生
成しておく先行レジスタ群アドレス生成回路４５と、レ
ジスタ４３の出力からレジスタ群のブロック内の後ろか
ら２ワード目から降順にアドレスを生成する降順レジス
タ群アドレス生成回路４６と、マイクロ命令と実行クロ
ック数によりレジスタ群アドレス生成回路４４の出力
と、先行レジスタ群アドレス生成回路４５の出力と、降
順レジスタ群アドレス生成回路４６の出力と、レジスタ
４１の出力及びインバータ４２の出力のいずれかを選択
するレジスタ群アドレス選択回路４７とから構成され
る。
であり、本データアドレス制御回路４０は、記憶領域に
対するデータ転送時に、転送データをレジスタ群２０か
ら取り出す際のマイクロ命令で指定されたレジスタ群ア
ドレスを受けるレジスタ４１と、レジスタ４１の出力を
反転するインバータ４２と、記憶領域への転送長の情報
を受けるレジスタ４３と、レジスタ４３の出力からレジ
スタ群のブロック内アドレスを生成するレジスタ群アド
レス生成回路４４と、レジスタ４３の出力からレジスタ
群のブロック内の２ワード目から先行してアドレスを生
成しておく先行レジスタ群アドレス生成回路４５と、レ
ジスタ４３の出力からレジスタ群のブロック内の後ろか
ら２ワード目から降順にアドレスを生成する降順レジス
タ群アドレス生成回路４６と、マイクロ命令と実行クロ
ック数によりレジスタ群アドレス生成回路４４の出力
と、先行レジスタ群アドレス生成回路４５の出力と、降
順レジスタ群アドレス生成回路４６の出力と、レジスタ
４１の出力及びインバータ４２の出力のいずれかを選択
するレジスタ群アドレス選択回路４７とから構成され
る。
【００１２】レジスタ群２０のブロック境界内の任意の
アドレスのデータを記憶領域へ転送する場合には、第１
の実施例におけるのと同様に、マイクロ命令で指定され
るレジスタ群２０のブロック内アドレスに対応したビッ
トは全て０が指定され、これがレジスタ４１に入力され
る。
アドレスのデータを記憶領域へ転送する場合には、第１
の実施例におけるのと同様に、マイクロ命令で指定され
るレジスタ群２０のブロック内アドレスに対応したビッ
トは全て０が指定され、これがレジスタ４１に入力され
る。
【００１３】記憶領域に対する転送長の情報は１クロッ
ク遅れてレジスタ４３に入力される。レジスタ４３の出
力はレジスタ群アドレス生成回路４４、先行レジスタ群
アドレス生成回路４５、降順レジスタ群アドレス生成回
路４６に入力され、それぞれレジスタ群２０のブロック
内アドレスが生成される。その詳細は、第１の実施例に
おけるのと同様であるため、説明を省略する。
ク遅れてレジスタ４３に入力される。レジスタ４３の出
力はレジスタ群アドレス生成回路４４、先行レジスタ群
アドレス生成回路４５、降順レジスタ群アドレス生成回
路４６に入力され、それぞれレジスタ群２０のブロック
内アドレスが生成される。その詳細は、第１の実施例に
おけるのと同様であるため、説明を省略する。
【００１４】レジスタ群アドレス選択回路４７はレジス
タ群２０のブロック内の任意のアドレスからブロック境
界までのデータを記憶領域に転送するマイクロ命令にお
いては、命令の１クロック目にインバータ４２の出力
（レジスタ群のブロック内の最終ワードを示す）を選択
し、２クロック目以降は降順レジスタ群アドレス生成回
路４６の出力が選択する。その他のケースは第１の実施
例におけるのと同様な選択をするため説明を省略する。
タ群２０のブロック内の任意のアドレスからブロック境
界までのデータを記憶領域に転送するマイクロ命令にお
いては、命令の１クロック目にインバータ４２の出力
（レジスタ群のブロック内の最終ワードを示す）を選択
し、２クロック目以降は降順レジスタ群アドレス生成回
路４６の出力が選択する。その他のケースは第１の実施
例におけるのと同様な選択をするため説明を省略する。
【００１５】
【発明の効果】以上説明したように、本発明のデータア
ドレス制御回路は、２クロック目以降は転送長に基づい
て先行して生成したレジスタ群アドレスを選択すること
により、転送長からレジスタ群アドレスを生成するため
にかかる実行クロック数の無駄をなくすることができる
という効果を有する。
ドレス制御回路は、２クロック目以降は転送長に基づい
て先行して生成したレジスタ群アドレスを選択すること
により、転送長からレジスタ群アドレスを生成するため
にかかる実行クロック数の無駄をなくすることができる
という効果を有する。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
１０ データアドレス制御回路 １１ レジスタ １２ レジスタ １３ レジスタ群アドレス生成回路 １４ 先行レジスタ群アドレス生成回路 １５ レジスタ群アドレス選択回路 ２０ レジスタ群 ３０ 演算ユニット ４０ データアドレス生成回路 ４１ レジスタ ４２ インバータ ４３ レジスタ ４４ レジスタ群アドレス生成回路 ４５ 先行レジスタ群アドレス生成回路 ４６ 降順レジスタ群アドレス生成回路 ４７ レジスタ群アドレス選択回路
Claims (2)
- 【請求項１】 記憶領域に対するデータ転送時には、演
算ユニット内のレジスタ群の内容を取りだして記憶領域
に送出する機能を有する演算ユニットにあって、マイク
ロ命令で指定されたレジスタ群のワードアドレスを受け
る第１レジスタと、 転送長を受ける第２レジスタと、 前記レジスタ群の２ワード目のアドレスを前記第２レジ
スタの出力に基づいて先行して生成しておく先行レジス
タ群アドレス生成回路と、 前記レジスタ群のブロック内先頭アドレスから任意の転
送データ長を記憶領域に書き込むマイクロ命令のときに
は、１クロック目には前記第１レジスタの出力を選択
し、２クロック目以降は前記先行レジスタ群アドレス生
成回路の出力を選択するレジスタ群アドレス選択回路と
を有するデータアドレス制御回路。 - 【請求項２】 前記第１レジスタの出力を反転するイン
バータと、 前記レジスタ群のブロック内の後ろから２ワード目から
降順にレジスタ群アドレスを生成する降順レジスタ群ア
ドレス生成回路とを設け、 前記レジスタ群アドレス選択回路は、前記機能の他に、
前記レジスタ群のブロック内の任意のアドレスからブロ
ック境界までのデータを記憶領域に転送するマイクロ命
令のときには、１クロック目には前記インバータの出力
を選択し、２クロック目以降は前記降順レジスタ群アド
レス生成回路の出力を選択することを特徴とする請求項
１記載のデータアドレス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6316731A JPH08171488A (ja) | 1994-12-20 | 1994-12-20 | データアドレス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6316731A JPH08171488A (ja) | 1994-12-20 | 1994-12-20 | データアドレス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08171488A true JPH08171488A (ja) | 1996-07-02 |
Family
ID=18080279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6316731A Pending JPH08171488A (ja) | 1994-12-20 | 1994-12-20 | データアドレス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08171488A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7155604B2 (en) | 1998-07-31 | 2006-12-26 | Sony Computer Entertainment Inc. | Game system having selectable startup display image wherein system processor selects between internal display image or display image from external memory card |
-
1994
- 1994-12-20 JP JP6316731A patent/JPH08171488A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7155604B2 (en) | 1998-07-31 | 2006-12-26 | Sony Computer Entertainment Inc. | Game system having selectable startup display image wherein system processor selects between internal display image or display image from external memory card |
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