JPH0267652A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH0267652A JPH0267652A JP22112088A JP22112088A JPH0267652A JP H0267652 A JPH0267652 A JP H0267652A JP 22112088 A JP22112088 A JP 22112088A JP 22112088 A JP22112088 A JP 22112088A JP H0267652 A JPH0267652 A JP H0267652A
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- JP
- Japan
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- memory
- signal
- speed
- central processing
- processing unit
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- 230000015654 memory Effects 0.000 claims abstract description 65
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
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- Information Transfer Systems (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロコンピュータに関するものである。
第３図は、従来ののマイクロコンピュータの中央演算処
理装置と処理前および処理後のデータを格納しておくた
めのメモリとの関係を示すブロック図であり、中央演算
処理装＠１にはアドレスバス２とデータバス３を通じて
メモリ４が接続されている。また、中央演算処理８置１
とメモリ４にはこれらの動作速度を規定する所定周波数
のクロック信号φが入力されている。さらに、メモリ４
にはデータ信号を出込む時の指示信号である出込み制御
信号５が中央演算処理装置１から入力されている。
理装置と処理前および処理後のデータを格納しておくた
めのメモリとの関係を示すブロック図であり、中央演算
処理装＠１にはアドレスバス２とデータバス３を通じて
メモリ４が接続されている。また、中央演算処理８置１
とメモリ４にはこれらの動作速度を規定する所定周波数
のクロック信号φが入力されている。さらに、メモリ４
にはデータ信号を出込む時の指示信号である出込み制御
信号５が中央演算処理装置１から入力されている。
第４図はこの構成における動作を説明するためのタイム
チャートであり、まず、中央演算処理装置１とメモリ４
には第４図（ａ）のようなりＯツク信号φが入力されて
いる。このクロック信号φは中央演算処理装置１とメモ
リ４のうち動作速度の遅い方のメモリ４の動作速度に対
応させてその周波数が設定されている。この状態におい
て、メモリ４に対して処理後のデータを占込む必要が生
じた場合、中央演算処理に置１は第４図（ｂ）に示すよ
うに、クロック信号φの立上がりから次の立上がりまで
の時間ｔ１の間、アドレスバス２からアドレス信号Ａを
出力し、また第４図（Ｃ）に示すように時間ｔ１のうち
クロック信号φの“Ｌ″レベル期間ｔｌＬでデータ信号
りをデータバス３から出力する。また、第４図には示し
ていないがシ１［の途中で廁込み制御信号５を出力する
。これによって、メモリ４には、アドレス信号Ａで指定
されたアドレスにデータ信号りが書込まれる。これは、
メモリ４に格納されたデータ信号を読出す時も同様であ
る。但し、読出し動作の時には占込み制御信号５に代え
て読出し制御信号（図示せず）が中央演算処理装置１か
らメモリ４に与えられる。
チャートであり、まず、中央演算処理装置１とメモリ４
には第４図（ａ）のようなりＯツク信号φが入力されて
いる。このクロック信号φは中央演算処理装置１とメモ
リ４のうち動作速度の遅い方のメモリ４の動作速度に対
応させてその周波数が設定されている。この状態におい
て、メモリ４に対して処理後のデータを占込む必要が生
じた場合、中央演算処理に置１は第４図（ｂ）に示すよ
うに、クロック信号φの立上がりから次の立上がりまで
の時間ｔ１の間、アドレスバス２からアドレス信号Ａを
出力し、また第４図（Ｃ）に示すように時間ｔ１のうち
クロック信号φの“Ｌ″レベル期間ｔｌＬでデータ信号
りをデータバス３から出力する。また、第４図には示し
ていないがシ１［の途中で廁込み制御信号５を出力する
。これによって、メモリ４には、アドレス信号Ａで指定
されたアドレスにデータ信号りが書込まれる。これは、
メモリ４に格納されたデータ信号を読出す時も同様であ
る。但し、読出し動作の時には占込み制御信号５に代え
て読出し制御信号（図示せず）が中央演算処理装置１か
らメモリ４に与えられる。
従来のマイクロコンピュータは以上のように構成されて
いるが、中央演算処理装置１とメモリ４とで使用するク
ロック信号φが同一であり、しかもその周波数はメモリ
４の動作速度に対応させて設定されていた。このため、
中央演算処理装置１の処理速度がメモリ４の動作速度に
よって制限されるものとなり、高速処理が困難になると
いう問題があった。
いるが、中央演算処理装置１とメモリ４とで使用するク
ロック信号φが同一であり、しかもその周波数はメモリ
４の動作速度に対応させて設定されていた。このため、
中央演算処理装置１の処理速度がメモリ４の動作速度に
よって制限されるものとなり、高速処理が困難になると
いう問題があった。
本発明は上記のような問題点を解決するためになされた
もので、メモリの動作速度に依存されずに高速処理が可
能なマイクロコンピュータを提供することを目的とする
ものである。
もので、メモリの動作速度に依存されずに高速処理が可
能なマイクロコンピュータを提供することを目的とする
ものである。
（課題を解決するための手段）
本ブを明によるマイクロコンピュータは、メモリ４の動
作速度を規定する第１のクロック信号φＩｌｌを発生し
て前記メモリ４に供給すると共に、該第１のクロック信
号φｌより周波数が高く、中央処理袋＠１の動作速度を
規定する第２のクロック信号φＣを発生して前記中央演
算処理装置１に供給し、さらに前記中央演算処理装置１
との間では前記第２のクロック信号φＣの周期でアドレ
ス信号とデータ信号を送受し、前記メモリ４との間では
前記第１のクロック信号φ１の周期でアドレス信号とデ
ータ信号を送受する読み廁き制御手段（読み書き制御回
路６）を設け、面記中央演輝処理装置１を前記メモリ４
の動作速度に依存しない独自の速度で動作可能に構成し
たものである。
作速度を規定する第１のクロック信号φＩｌｌを発生し
て前記メモリ４に供給すると共に、該第１のクロック信
号φｌより周波数が高く、中央処理袋＠１の動作速度を
規定する第２のクロック信号φＣを発生して前記中央演
算処理装置１に供給し、さらに前記中央演算処理装置１
との間では前記第２のクロック信号φＣの周期でアドレ
ス信号とデータ信号を送受し、前記メモリ４との間では
前記第１のクロック信号φ１の周期でアドレス信号とデ
ータ信号を送受する読み廁き制御手段（読み書き制御回
路６）を設け、面記中央演輝処理装置１を前記メモリ４
の動作速度に依存しない独自の速度で動作可能に構成し
たものである。
中央演算処理装置１にはメモリ４に対するクロック信号
φ１よりも周波数の高いクロック信号φＣが供給される
。この場合、クロック信号φｌはメモリ４の動作速度に
見合った周波数に設定され、またクロック信号φＣは中
央演算処理装置１の処理速度に見合った周波数に設定さ
れる。そこで、メモリ４に対してデータを書込む必要が
生じた場合には、中央演算処理＠＠１はクロック信号φ
Ｃに対応した速度でアドレス信号とデータ信号とを読み
書き制御手段（読み出き制御回路６）に与え、この読み
出き制御手段によってクロック信号φ１に対応した速度
でデータ信号の書込みを実行させる。従って、中央演算
処理装置１はクロック信号φＣとφ１との差の時間帯で
次の処理を実行することが可能になり、メモリ４の動作
速度に依存されずに独自の速度で処理を進めることがで
きる。
φ１よりも周波数の高いクロック信号φＣが供給される
。この場合、クロック信号φｌはメモリ４の動作速度に
見合った周波数に設定され、またクロック信号φＣは中
央演算処理装置１の処理速度に見合った周波数に設定さ
れる。そこで、メモリ４に対してデータを書込む必要が
生じた場合には、中央演算処理＠＠１はクロック信号φ
Ｃに対応した速度でアドレス信号とデータ信号とを読み
書き制御手段（読み出き制御回路６）に与え、この読み
出き制御手段によってクロック信号φ１に対応した速度
でデータ信号の書込みを実行させる。従って、中央演算
処理装置１はクロック信号φＣとφ１との差の時間帯で
次の処理を実行することが可能になり、メモリ４の動作
速度に依存されずに独自の速度で処理を進めることがで
きる。
〔実施例］
第１図は本発明の一実施例を示すブロック図であり、第
３図と同一部分は同一記号で示している。
３図と同一部分は同一記号で示している。
第１図において、従来と異なる点は、中央演算処理装置
１とメモリ４との間に読み書き制御回路６を設けたこと
である。この読み書き制御回路６は中央演算処理装置１
のアドレスバス２およびデータバス３に接続され、また
メモリ４のアドレスバス７とデータバス８に接続されて
いる。さらに、中央演算処理装＠１からの書込み制御信
号５が入力されると共に、該信号５に対応した書込み制
御信号９をメモリ４に供給する。さらに、所定周波数の
クロック信号φに基づきメモリ４の動作速度を規定する
第１のクロック信号φ１を生成すると共に、中央演算処
理装置１の処理速度を規定する第２のクロック信号φＣ
を生成する。ここで、クロック信号φは中央演算処理装
＠１の最高処理速度に対応した周波数に設定され、この
クロック信号φがφＣとして中央演算９８理装置１にそ
のまま供給されている。また、クロック信号φｌについ
てはφをメモリ４の動作速度に対応させて分周すること
によって生成されている。
１とメモリ４との間に読み書き制御回路６を設けたこと
である。この読み書き制御回路６は中央演算処理装置１
のアドレスバス２およびデータバス３に接続され、また
メモリ４のアドレスバス７とデータバス８に接続されて
いる。さらに、中央演算処理装＠１からの書込み制御信
号５が入力されると共に、該信号５に対応した書込み制
御信号９をメモリ４に供給する。さらに、所定周波数の
クロック信号φに基づきメモリ４の動作速度を規定する
第１のクロック信号φ１を生成すると共に、中央演算処
理装置１の処理速度を規定する第２のクロック信号φＣ
を生成する。ここで、クロック信号φは中央演算処理装
＠１の最高処理速度に対応した周波数に設定され、この
クロック信号φがφＣとして中央演算９８理装置１にそ
のまま供給されている。また、クロック信号φｌについ
てはφをメモリ４の動作速度に対応させて分周すること
によって生成されている。
第２図は以上の構成における動作を説明するためのタイ
ムチャー１〜であり、まず中央演算処理装置１には読み
書き制卸回路６に入力されるクロック信号φ（第２図ａ
）と同じ周波数のクロック信号φＣ（第２図ｂ）が入力
される。この状態でメモリ４に対してデータを閤込む必
要が生じた場合、中央演算処理装置１は第２図（Ｃ）に
示すようにクロック信号φＣの立上がりから次の立上が
りまでの時間の間、アドレスバス２からアドレス信号Ａ
ＣＰＵを送出する。また、第２図（ｄ）に示すように
φＣの立下がりから次の周期の立下だりまでの時間の間
、データバス３からデータ信号［］ ｃｐｕを送出する
。また、第２図に示していないが、データ信号Ｄｃｐｕ
の送出時間の途中で書込み制御信号５を送出する。
ムチャー１〜であり、まず中央演算処理装置１には読み
書き制卸回路６に入力されるクロック信号φ（第２図ａ
）と同じ周波数のクロック信号φＣ（第２図ｂ）が入力
される。この状態でメモリ４に対してデータを閤込む必
要が生じた場合、中央演算処理装置１は第２図（Ｃ）に
示すようにクロック信号φＣの立上がりから次の立上が
りまでの時間の間、アドレスバス２からアドレス信号Ａ
ＣＰＵを送出する。また、第２図（ｄ）に示すように
φＣの立下がりから次の周期の立下だりまでの時間の間
、データバス３からデータ信号［］ ｃｐｕを送出する
。また、第２図に示していないが、データ信号Ｄｃｐｕ
の送出時間の途中で書込み制御信号５を送出する。
読み出き制御回路６はこのようにしてクロック信号φＣ
の速度でアドレス信号Ａｃｏｕとデータ信号［）ｃｐｕ
および占込み制御信＠５が入力されたならば、これらの
各信号を第２図（ｅ）、（ｆ）に示すようにクロック信
号φ１に対応した周期のアドレス信号Ａ Ｉｅｎおよび
データ信号Ｄ ｎｅｌに変換し、メモリ４に入力する。
の速度でアドレス信号Ａｃｏｕとデータ信号［）ｃｐｕ
および占込み制御信＠５が入力されたならば、これらの
各信号を第２図（ｅ）、（ｆ）に示すようにクロック信
号φ１に対応した周期のアドレス信号Ａ Ｉｅｎおよび
データ信号Ｄ ｎｅｌに変換し、メモリ４に入力する。
なお、占込み制御信号９については第２図では省略して
いる。
いる。
すると、メモリ４には第２図（ｇ）に示すようにクロッ
ク信号φＣの例えば１／２の周波数のクロック信号φ１
が読み書き制御回路６から入力されているため、このク
ロック信号φ１の゛ｒｉｌｌレベル期間ｔ３の間でアド
レス信号Ａｌ１ｅｌで指定されたアドレスにデータ信号
ＤＩＩｅｌが書込まれる。
ク信号φＣの例えば１／２の周波数のクロック信号φ１
が読み書き制御回路６から入力されているため、このク
ロック信号φ１の゛ｒｉｌｌレベル期間ｔ３の間でアド
レス信号Ａｌ１ｅｌで指定されたアドレスにデータ信号
ＤＩＩｅｌが書込まれる。
従って、メモリ４ではクロック信号φＣの２周期の時間
ｔ２を費してデータ信号（） ｎｅｎの占込みが終了す
ることになる。この時、中央演算処理装置１はアドレス
信号Ａ ｃｐｕとデータ信号Ｑｃｐｕを送出した後は、
読み書き制御回路６がこれらの信号を２倍の周期の信号
に変換してメモリ４に送出してくれるため、時間し２の
後半部分の時間ｔ３では次の新しい処理を実行すること
が可能になる。
ｔ２を費してデータ信号（） ｎｅｎの占込みが終了す
ることになる。この時、中央演算処理装置１はアドレス
信号Ａ ｃｐｕとデータ信号Ｑｃｐｕを送出した後は、
読み書き制御回路６がこれらの信号を２倍の周期の信号
に変換してメモリ４に送出してくれるため、時間し２の
後半部分の時間ｔ３では次の新しい処理を実行すること
が可能になる。
すなわち、メモリ４におけるデータの廁込みが終了する
のを待つことなく次の新しい処理に移ることができる。
のを待つことなく次の新しい処理に移ることができる。
従って、本実施例によれば、中央演算処理装置１の処理
速度を従来構成の２倍に向上させることが可能になる。
速度を従来構成の２倍に向上させることが可能になる。
換言すれば、中央ｆ４悼処理装置１の処理速度は従来と
同じに設定したとしても、メモリ４としては従来の１／
２の速度の低速のメモリを使用することが可能になり、
中央演算処理装置１とメモリ４の動作速度の組合せを任
意に選定できるということになる。
同じに設定したとしても、メモリ４としては従来の１／
２の速度の低速のメモリを使用することが可能になり、
中央演算処理装置１とメモリ４の動作速度の組合せを任
意に選定できるということになる。
なお、クロック信号φＣとφｌは読み書き制御回路６の
内部で生成しているが、この回路６とは独立した回路で
生成するようにしてもよい。また、φＣとφ１の周波数
関係は２対１としているが、中央演算処理装置１とメモ
リ４の動作速度に応じて任意の周波数関係にすることが
できる。また、データ信号の占込み動作についてのみ説
明したが、読出し動作についても同様に行うことが可能
である。
内部で生成しているが、この回路６とは独立した回路で
生成するようにしてもよい。また、φＣとφ１の周波数
関係は２対１としているが、中央演算処理装置１とメモ
リ４の動作速度に応じて任意の周波数関係にすることが
できる。また、データ信号の占込み動作についてのみ説
明したが、読出し動作についても同様に行うことが可能
である。
以上説明したように本発明によれば、中央演算処］ＩＩ
！装置とメモリで使用するクロック信号を分離し、それ
ぞれの動作速度に見合った周波数に設定できるように構
成したため、中央演算処理装置はメモリの動作速度に依
存されることなく独自の速度で処理を実行することが可
能になり、高速処理化を図ることができる。また、メモ
リとして低速で安価なものを組合わせて使用することも
できるため、高速処理性と共にコストの低下を同時に実
現できるという効果がある。
！装置とメモリで使用するクロック信号を分離し、それ
ぞれの動作速度に見合った周波数に設定できるように構
成したため、中央演算処理装置はメモリの動作速度に依
存されることなく独自の速度で処理を実行することが可
能になり、高速処理化を図ることができる。また、メモ
リとして低速で安価なものを組合わせて使用することも
できるため、高速処理性と共にコストの低下を同時に実
現できるという効果がある。
の構成の動作を説明するためのタイムチャートである。
１・・・中央演算処理装置、２，７・・・アドレスバス
３，８・・・データバス、４・・・メモリ、５，９・・
・出込み制御信号、６・・・読み潟き制御回路、φ・・
・クロック信号、φｌ・・・第１のクロック信号、φＣ
・・・第２のクロック信号。 なお、図中、同一符号は同一または相当部分を示す。 代理人 大暑 増雄（ほか２名） ５．９ 書き込Ｊとｑ刊ＯＰイ百号 書（自発） １．事件の表示 特願昭 ６３−２２１１２０号 ２、発明の名称 ３、補正をする者 （６０１）三菱電機株式会社 代表者 志 岐 守 ４、代 五 補正の対象 特許請求の範囲、発明の詳細な説明、図面の簡単な説明
、図面の欄。 Ｇ 補正の内容 （１）特許請求の範囲を別紙のとおり補正する。 （２）明細書第２頁第６行目「従来ののマイクロ」とあ
るのを「従来のマイクロ」と補正する。 （３）同書第３頁第１２行目「を比の途中で」とあるの
をｒｔｌの途中で」と補正する。 （４）同書第３頁第１４行目乃至第１８行目「これは、
メモリ・・・・・・に与えられる。」とあるのを削除す
る。 （５）同書第４頁第１６行目乃至第１７行目「中央処理
装置」とあるのを「中央演算処理装置」と補正する。 （６）同書第５頁第３行目乃至第４行目、第１７行目「
読み書き制御手段（読み書き制御回路６）」とあるのを
「書込み制御手段（書込み制御回路６）」と補正する。 （７）同書第５頁第１８行目「読み書き制御手段」とあ
るのを「書込み制御手段」と補正する。 （８１回同書６頁第８行目と第９行目、第７頁第８行目
、第８頁第１行目と第１１行目及び第１９行目、第９頁
第１４行目乃至第１５行目、第１１頁第３行目「読み書
き制御回路」とあるのを「書込み制御回路」と補正する
。 （９）同書第７頁第１８行目乃至第１９行目「データ信
号Ｄ ｃｐｕの送出時間の途中で」とあるのを［アドレ
ス信号Ａ ｃｐｕを送出している時間の間に」と補正す
る。 （１０）同書第９頁第１９行目乃至第１０頁第２行目行
目「また、データ信号の・・・・・・可能である。」と
あるのを削除する。 （１１）図面、第１図を別紙のとおり補正する。 以上 ２、特許請求の範囲 処理前と処理後のデータが格納されるメモリが７１ヘレ
スバスとデータバスに接続される中央演算処理装置を備
えたマイクロコンピュータにおいて、前記メモリの動作
速度を規定する第１のクロック信号を発生して前記メモ
リに供給すると共に、該第１のクロック信号より周波数
が高く、前記中央演算処理装置の処理速度を規定する第
２のクロック信号を発生して前記中央演算処理装置に供
給し、さらに前記中央演算処理装置との間では前記第２
のタロツク信号の周期でアドレス信号とデータ信号を送
受し、前記メモリとの間では前記第１のタロツク信号の
周期でアドレス信号とデータ信号を送受する乱返ム胴貰
工且を設け、前記中央演算処理装置を前記メモリの動作
速度に依存しない独自の速度で動作可能に構成して成る
マイクロコンピュータ。
３，８・・・データバス、４・・・メモリ、５，９・・
・出込み制御信号、６・・・読み潟き制御回路、φ・・
・クロック信号、φｌ・・・第１のクロック信号、φＣ
・・・第２のクロック信号。 なお、図中、同一符号は同一または相当部分を示す。 代理人 大暑 増雄（ほか２名） ５．９ 書き込Ｊとｑ刊ＯＰイ百号 書（自発） １．事件の表示 特願昭 ６３−２２１１２０号 ２、発明の名称 ３、補正をする者 （６０１）三菱電機株式会社 代表者 志 岐 守 ４、代 五 補正の対象 特許請求の範囲、発明の詳細な説明、図面の簡単な説明
、図面の欄。 Ｇ 補正の内容 （１）特許請求の範囲を別紙のとおり補正する。 （２）明細書第２頁第６行目「従来ののマイクロ」とあ
るのを「従来のマイクロ」と補正する。 （３）同書第３頁第１２行目「を比の途中で」とあるの
をｒｔｌの途中で」と補正する。 （４）同書第３頁第１４行目乃至第１８行目「これは、
メモリ・・・・・・に与えられる。」とあるのを削除す
る。 （５）同書第４頁第１６行目乃至第１７行目「中央処理
装置」とあるのを「中央演算処理装置」と補正する。 （６）同書第５頁第３行目乃至第４行目、第１７行目「
読み書き制御手段（読み書き制御回路６）」とあるのを
「書込み制御手段（書込み制御回路６）」と補正する。 （７）同書第５頁第１８行目「読み書き制御手段」とあ
るのを「書込み制御手段」と補正する。 （８１回同書６頁第８行目と第９行目、第７頁第８行目
、第８頁第１行目と第１１行目及び第１９行目、第９頁
第１４行目乃至第１５行目、第１１頁第３行目「読み書
き制御回路」とあるのを「書込み制御回路」と補正する
。 （９）同書第７頁第１８行目乃至第１９行目「データ信
号Ｄ ｃｐｕの送出時間の途中で」とあるのを［アドレ
ス信号Ａ ｃｐｕを送出している時間の間に」と補正す
る。 （１０）同書第９頁第１９行目乃至第１０頁第２行目行
目「また、データ信号の・・・・・・可能である。」と
あるのを削除する。 （１１）図面、第１図を別紙のとおり補正する。 以上 ２、特許請求の範囲 処理前と処理後のデータが格納されるメモリが７１ヘレ
スバスとデータバスに接続される中央演算処理装置を備
えたマイクロコンピュータにおいて、前記メモリの動作
速度を規定する第１のクロック信号を発生して前記メモ
リに供給すると共に、該第１のクロック信号より周波数
が高く、前記中央演算処理装置の処理速度を規定する第
２のクロック信号を発生して前記中央演算処理装置に供
給し、さらに前記中央演算処理装置との間では前記第２
のタロツク信号の周期でアドレス信号とデータ信号を送
受し、前記メモリとの間では前記第１のタロツク信号の
周期でアドレス信号とデータ信号を送受する乱返ム胴貰
工且を設け、前記中央演算処理装置を前記メモリの動作
速度に依存しない独自の速度で動作可能に構成して成る
マイクロコンピュータ。
Claims (1)
- 処理前と処理後のデータが格納されるメモリがアドレス
バスとデータバスに接続される中央演算処理装置を備え
たマイクロコンピュータにおいて、前記メモリの動作速
度を規定する第１のクロック信号を発生して前記メモリ
に供給すると共に、該第１のクロック信号より周波数が
高く、前記中央演算処理装置の処理速度を規定する第２
のクロック信号を発生して前記中央演算処理装置に供給
し、さらに前記中央演算処理装置との間では前記第２の
クロック信号の周期でアドレス信号とデータ信号を送受
し、前記メモリとの間では前記第１のクロック信号の周
期でアドレス信号とデータ信号を送受する読み書き制御
手段を設け、前記中央演算処理装置を前記メモリの動作
速度に依存しない独自の速度で動作可能に構成して成る
マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22112088A JPH0267652A (ja) | 1988-09-01 | 1988-09-01 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22112088A JPH0267652A (ja) | 1988-09-01 | 1988-09-01 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0267652A true JPH0267652A (ja) | 1990-03-07 |
Family
ID=16761786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22112088A Pending JPH0267652A (ja) | 1988-09-01 | 1988-09-01 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0267652A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6785833B2 (en) | 1993-10-15 | 2004-08-31 | Renesas Technology Corp. | Data processing system and image processing system |
| US7376783B2 (en) | 1992-09-18 | 2008-05-20 | Renesas Technology Corp. | Processor system using synchronous dynamic memory |
| US7454650B2 (en) | 2003-10-09 | 2008-11-18 | Fujitsu Limited | Microcontroller having a system resource prescaler thereon |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6158853A (ja) * | 1984-08-30 | 1986-03-26 | 昭和電工株式会社 | 焼結物の製造方法 |
| JPS61289445A (ja) * | 1985-06-18 | 1986-12-19 | Fujitsu Ten Ltd | クロツク制御方式 |
-
1988
- 1988-09-01 JP JP22112088A patent/JPH0267652A/ja active Pending
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